实验现象: iCore1s 双核心板上与FPGA相连的三色LED(PCB上标示为FPGA·LED),按键按下红灯点亮,松开按键红灯熄灭. 核心源代码: module KEY( input CLK_12M, input FPGA_KEY, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //----------------------rst_n-----------------------// //产生复位信号 reg rst_n;…

实验现象: 在本实验中,将工程中的D触发器.JK触发器实例化,对应其真值表,用signal对其进行 检验,利用SignaTap II观察分析波形. 核心代码: module D( input CLK, input rst_n, input Data, output Q, output Qn ); //-----------------------D---------------------------// reg q,qn; always@(posedge CLK) begin if(!rst_…

实验现象: 核心代码: module DUAL_PORT_RAM( input CLK_12M, inout WR, input RD, input CS0, :]A, :]DB, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //-------------------------------rst_n---------------------------------// reg rst_n; :]cnt_rst; always@…

实验现象: 核心代码: int main(void) { int i,n; ]; ]; HAL_Init(); system_clock.initialize(); led.initialize(); usart1.initialize(); i2c.initialize(); usart1.printf("Hello! I am iCore1S!\r\n"); //´®¿Ú1Êä³ö ) { if(usart1.receive_ok_flag) { //½ÓÊÕÍê³É usart1…

实验现象: 核心代码: int main(void) { int i,n; ]; ]; HAL_Init(); system_clock.initialize(); led.initialize(); usart1.initialize(); spi.initialize(); usart1.printf("Hello! I am iCore1S!\r\n"); ) { if(usart1.receive_ok_flag) { usart1.receive_ok_flag = ; ;i…

实验现象: 程序下载成功后,程序中的计数器开始计数,每次计满后,计数器清零,三色LED中红色LED的状态反转.可以看到,红色LED以一定的时间间隔闪烁. 核心源代码: //--------------------Module_counter------------------// module counter( input clk_12m, output fpga_ledr ); //-----------------------rst_n------------------------// r…

核心代码: //--------------------Module_Signal_TapII-------------------// module Signal_TapII( input CLK_12M, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //--------------------------rst_n--------------------------// reg [:]cnt_rst = 'd0; reg r…

核心代码: module FSM( input CLK_12M, input FPGA_KEY, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //----------------------state--------------------// parameter state_RST = 'd0; //灯熄灭 parameter state_LEDR = 'd1; //红灯亮 parameter state_LEDG = 'd2…

实验现象: 打开tool-->Netlist viewer-->RTL viewer可观察各个逻辑连接 核心代码: //-----------------Module_logic_gates---------------// module logic_gates( input CLK_12M, output c, output d, output e, output f, output g, output h, output i, output j, output k, output l );…

实验现象: 利用Quartus内部组件生成锁相环,用SignalTap II进行校验. 核心代码: //--------------------Module_PLL--------------------// module PLL( input CLK_12M, output clk_48m, output clk_24m, output clk_12m, output clk_6m, output clk_3m ); //-----------------------pll----------…