Verilog HDL实用教程笔记

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Verilog HDL实用教程笔记 DRC - Design Rule Check 几何规则检查ERC - Electrical Rule Check 电学规则检查自动参数提取LVS - Logic Versus Schematic LVS验证 ESDA - Electronic System Design Automation 第一步,行为级描述 (Behavior Level)第二步,行为级优化与RTL级描述的转换现有的DA工具只能接受RTL级(Register Transport Lev…

【黑金教程笔记之003】【建模篇】akuei2的Verilog hdl心路

Verilog hdl不是“编程”是“建模” Verilog hdl语言是一种富有“形状”的语言. 如果着手以“建模”去理解Verilog hdl语言,以“形状”去完成Verilog hdl语言的设计.在感觉上Verilog hdl + FPGA是“可所触及”,是一种“实实在在”的感觉,不相等于“编程”时的那种“抽象感”. “低级建模”最基本最简单之意,建模习惯or风格.…

学习笔记之Java程序设计实用教程

Java程序设计实用教程 by 朱战立 & 沈伟学习笔记之JAVA多线程(http://www.cnblogs.com/pegasus923/p/3995855.html) 国庆休假前学习了多线程,休假花了两天时间把整本书学完了.看书还就得一鼓作气. 第一章概述 1995年SUN正式发布Java,前身是Oak. 1998年发布带有JDK1.2的Java 2. JDK(JAVA DEVELOPMENT KIT),也称作JAVA SDK(JAVA SOFTWARE DEVELOPMENT KIT…

【转】Verilog HDL常用建模方式——《Verilog与数字ASIC设计基础》读书笔记(四)

Verilog HDL常用建模方式——<Verilog与数字ASIC设计基础>读书笔记(四) Verilog HDL的基本功能之一是描述可综合的硬件逻辑电路.所谓综合(Synthesis)是指将Verilog HDL程序.原理图等设计输入翻译成由与门(and).或门(or).非门(not)等基本逻辑单元组成的门级连接,并根据设计目标和要求对门级逻辑连接进行优化,得到优化的门级网表文件. Verilog HDL主要有三种建模方式: 4.1结构级建模结构级建模包括门级建模和分层建模两种情况.门级…

《UNIX实用教程》读书笔记

原著:<Just Enough UNIX> Fifth Edition [美]Paul K.Andersen 译著:<UNIX实用教程> 第5版宋虹曾庆冬段桂华杨路明图灵计算机科学丛书 UNIX方面的入门教程,适合初学者. 对于有经验的UNIX人员,可将本书作为参考工具书,进行选择学习. 全书组织结构:原理 + 实战 + 小结 + 练习…

浅谈Verilog HDL代码编写风格

消失了好久,没有写文章,也没有做笔记,因为最近再赶一个比赛,时间很紧,昨天周六终于结束了,所以趁着周末这会儿有时间,写点东西,记录下来.首先我学习FPGA才一年多,我知道自己没有资格谈论一些比较深层次的问题,对于这个行业来说可能我才是一直脚踩在门外面.所以这篇文章是写给一些刚开始学习FPGA.Verilog HDL的同学,我看过一些大神写的代码,然后尽量模仿大神写法,经过好几个大神的影响和自己的习惯摸索,最终算是总结出了一套自己的代码书写风格,当然我的代码风格还是一直在进化中.现在将自己的一些经…