准备 通过Logisim的官网下载适合你机器的Logisim的软件,启动Logisim应用程序(Logisim可能有点bug,如果程序运行诡异,可能内部已经奔溃,最好的解决方法是重新启动它). Logisim 高阶使用 先介绍两个有用的Logisim的功能,对后续实验会很有帮助. Tunnel Tunnel允许你绘制“隐形线”将两个点绑定在一起.Tunnel根据分配给线的标签来分组,这写标签是区分大小写的,他们用于连接线,如图所示: 要小心电线通过Tunnel与哪些电线相连,反过来也可以,如图:…

之前再做有关logisim有关的实验时,一直在傻乎乎地连线,而我是看了mooc有关的视频时,才知道logisim有自动连线的功能. 自动连线需要事先知道输入与输出的真值表或者全部的表达式,将其填入logisim的分析电路功能中,接下来我将以生成38译码器为例.介绍详细步骤. 1.定好输入输出 注意只能是一位的输入和输出 在我使用的这个版本中,输入输出最多都是12个 2.点击logisim中的project,再选择Analyze Circuit 3.选择相应的逻辑表达方式 推荐使用table(真值…

关于Logisim Logisim在仿真软件行列中算是比较直观的软件了,它能做的事情有很多,唯一不足的是硬件描述语言的支持,总体上来说适合比较底层的仿真,依赖于Hex值,通过线路逻辑设计能够较好的 关于本实验 计算机指令的执行过程设计是相对复杂的,指令的形式也是多种多样,按照格式可分为有二三单地址指令,根据访问部件的不同可分为立即数,RR,SS,RS等指令 本实验通过Logisim实现: 1.寄存器->存储器 2.存储器->寄存器 3.立即数->存储器 4.立即数->寄存器 的四种…

使用logisim搭建单周期CPU与添加指令 搭建 总设计 借用高老板的图,我们只需要分别做出PC.NPC.IM.RF.EXT.ALU.DM.Controller模块即可,再按图连线,最后进行控制信号的处理,一个CPU就差不多搭完了.目前支持的指令集为{addu.subu.ori.lw.sw.beq.jal.jr.nop.lui.sb.lb.sh.lh} 下面分模块逐个分析 PC 本质上就是一个32位的寄存器,这里采用的是异步复位,所以直接把reset信号连在clear口. NPC 由于我的CP…

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ubuntu16.04中可以用于教学的有趣的应用 在ubuntu自带的软件中心里,内置了非常丰富的教育应用,可以用于物理,化学等科学课教学,只选取我用过用于教学的软件,优秀的软件不止这些,可以慢慢发掘. 1 化学 有机化学分子结构式的形象呈现: GChemPaint Chemical Structures Editor和Avogadro 2 物理 以力学为例: Step 3 天文 Stellarium 桌面天文馆: 4 逻辑电路 logisim -End-…

从今天开始决定用面包板制作一个8位的CPU,实现几个简单的指令.我给自己分两大部分计划,第一部分是学习制作CPU的理论知识,第二部分是实践.并打算实施计划的同时用博客的方式记录下来.理论知识的部分重点不在于CPU的逻辑结构,而在于如何用具体材料搭建. 启蒙书籍:<编码——隐匿在计算机软硬件背后的语言上> 启蒙导师:Nico酱(霞之丘诗雨) 理论基础:<计算机组成原理> 参考视频:用面包板制作8-bit计算机 物料清单:CPU物料清单.xml 物料清单参考:https://eater…

最近对学习的掌控可能出现了问题,左支右绌,p2挂了,p2.p3.p4.p5每周在计组花的连续时间少了很多,学习到的东西也少了很多,流水线都还没真正开始写,和别人比落后了一大截,随笔自然就荒废了,我得尽快调整状态,下决心只要学不死,就往死里学,尽快迎头赶上鸭!! 由于p4断断续续做的,现在临考前来总结一下p4,顺便恢复一下记忆,对Verilog命名规范.p4设计CPU技巧.实现细节等等进行初步总结,如有不对烦请指正. 一.Verilog设计单周期CPU流程 由于p3和理论部分我们已经掌握了单周期C…

#自学了6week,pre都挂了,做了做P0课下测试,觉得自己对有限状态机概念的的理解,特别是牵扯到时序还是很模糊:状态的抽象也不够熟练:logisim和Verilog的实现也存在问题.网上针对性的logisim题目似乎很少,博主害怕P0挂了,于是做一做学习笔记,分享一下对于有限状态机的一些理解,如有不对的地方烦请指正.发现错误我也会及时更新. Logisim中的FSM(P0.L0.Q4) 状态的抽象: 应当注意当前状态/次态和输入是不一样的,不要混为一谈,抽象状态时需要确定是否包含了所有的状态…

(1)梳理JML语言的理论基础.应用工具链情况 Java 建模语言(JML)将注释添加到 Java 代码中,这样我们就可以确定方法所执行的内容,而不必说明它们如何做到这一点.有了 JML,我们就可以描述方法预期的功能,无需考虑实现.通过这种方法,JML 将延迟过程设想的面向对象原则扩展到了方法设计阶段. JML的核心包括以下三个部分: 前置条件:requires 后置条件:ensures 副作用:assignable/modifiable 同时它也能够对程序的各种执行条件进行划分:normal_…

使用Verilog搭建一个单周期CPU 搭建篇 总体结构 其实跟使用logisim搭建CPU基本一致,甚至更简单,因为完全可以照着logisim的电路图来写,各个模块和模块间的连接在logisim中非常清楚.唯一改变了的只有GRF和DM要多一个input PC端口,用来display的时候输出PC值:IFU同理多了一个output PC,用来把PC的值传给GRF和DM.其他的模块我都是直接对着logisim原封不动地用Verilog重新实现了一遍.目前支持指令集{addu.subu.ori.lw…