VHDL 学习

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kururu的VHDL学习笔记

最近开始做课程设计,VHDL设计一个中央空调的控制程序.所以开始学习VHDL,在这篇文章里面记录一些自己的笔记,期望对于同样的初学者有些借鉴意义~ 编写VHDL所需的工具: 那自然很是quartus啦,不过除了编译和运行的软件以外,还向大家推荐一个文本编辑器sublime text 写起来很舒服的不过需要安装VHDL插件具体的安装方法可 google sublime text 插件,随后install里面搜索VDHL即可~ 接下来是VHDL的简单写法~ 首先VHDL所需包含的库 librar…

VHDL学习笔记——数字系统设计

数字系统是指有若干数字电路和逻辑不见构成的能够处理或传输数字信息的设备.数字系统可分为三部分:输入输出接口.数据处理器和控制器. [传统的系统硬件设计]方法是(1)采用自底向上的设计方法(2)采用通用的逻辑元器件(3)在系统硬件设计的后期进行仿真和调试(4)主要设计文件是电原理图现在流行的,也是我重点学习的设计方法是[层次化结构设计].这种设计方法,比较通俗地讲就是:将各功能的实现模块化,每个模块对外提供接口,各模块之间通过接口进行数据交流,而不必关心对方模块内部的算法实现. 下面用比较专业的…

近期在接触 VHDL,首先要本好书,个人觉得 1)<VHDL for engineer> VHDL 大学实用教程 (这个名字翻译的无语...) 2)估计verilog的作者的 bhasker的VHDL也不错 <A VHDL primeer>,因为我喜欢他的verilog <A Verilog Primer, Third Edition> Std_ulogic 中u的含义,unresovled,表示不能多信号重复驱动同一个net Std_logic则是resolved,…

VHDL学习札记：library and Package

参考:http://www.cnblogs.com/garylee/archive/2012/11/16/2773596.htmlhttp:// http://forums.xilinx.com/t5/High-Level-Synthesis-HLS/Getting-from-HLS-RTL-to-implementation-through-a-Tcl-script/td-p/368835 开发环境:VHDL, Leon3, Quartus 应用场合:在VHDL设计文件中,常见到如下代码…

VHDL学习之TEXTIO在仿真中的应用

TEXTIO 在VHDL 仿真与磁盘文件之间架起了桥梁,使用文本文件扩展VHDL 的仿真功能.本文介绍TEXTIO 程序包,以一个加法器实例说明TEXTIO 的使用方法,最后使用ModelSim 对设计进行仿真,并分析仿真结果.在对VHDL 源程序进行仿真时, 由于有的输入输出关系仅仅靠输入波形或编写testbench 中的信号输入是难以验证结果正确性的,例如, 设计8 位加法器,如果将所有的输入都验证一遍, 是非常麻烦的,因为要全面判断输出是否正确需要一个个的验证.此外,若用VHDL 设计一个…

VHDL学习：利用Quartus自带库3步快速完成状态机

Quartus自带库里面有各种编程语言的模板,供开发者参考. 初学者利用VHDL实现状态机比较生疏的情况下,可以调出该模板,适当修改即可. 本文将描述如何利用Quartus自带库调出状态机模板,并适当修改完成状态机. ========================================================= step one 新建VHDL文档,右键选择Insert Template step two 在列表中选择状态机,点击Insert.这里以Mearly型状态机为例 s…

VHDL学习记录

VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language ,是一种标准硬件描述语言.下面通过60进制计数器来分析VHDL的语法,以及一些硬件设计的理解. 60进制计数器,顾名思义,是每60个时间单位输出一个脉冲信号.60进制可以利用小于60进制的计数器的累加来达成相应的功能.主要有以下两种思路: 一种是直接其中的一个计数器通过时钟型号累加,另一个则是接受第一个计数器的进位信号,而进行加法计数.他们共用一个时钟信号…