在FPGA设计开发中,很多场合会遇到同一根信号既可以是输入信号,又可以是输出信号,即IO类型(Verilog定义成inout). 对于inout型的信号,我们既可以使用FPGA原语来实现,也可以使用Verilog代码来实现.下面将介绍在Xilinx 7系列FPGA上两种实现方式的差别和注意点. 1.FPGA原语实现 首先,我们编写的代码如下: `define PRIMITIVE module io_buf( input T , input I , output O , inout IO ); `…