在学习IIC的时候我们知道这么设计inout inout   scl : reg    scl_reg ,  scl_en ; scl  = scl_en ?   scl_reg : 1'dz ; 当scl_en 有效输出scl_reg 的波形,就是output,否则就是input. 后来在工作中遇到了一个IIC的IP核 ,这个IIC的IP核接口是这样子的 mi2c U_mi2c( .CLK (clock), .NRST (reset), .A (a), .DI (di), .WR (wr),…

Verilog中inout端口的使用方法 (本文中所有Verilog描述仅为展示inout端口的用法,实际描述则需要更丰富的功能描述) Inout端口的使用 在芯片中为了管脚复用,很多管脚都是双向的,既可以输入也可以输出.在Verilog中即为inout型端口.Inout端口的实现是使用三态门,如FPGA中的管脚复用部分: 三态门的第三个状态是高阻态Z.在实际电路中高阻态意味着响应的管脚悬空.断开.当三态门的控制信号为真时,三态门导通:控制信号为假时,三态门的输出端是高阻态. Verilog中的…

在FPGA的设计过程中,有时候会遇到双向信号(既能作为输出,也能作为输入的信号叫双向信号).比如,IIC总线中的SDA信号就是一个双向信号,QSPI Flash的四线操作的时候四根信号线均为双向信号.在Verilog中用关键字inout定义双向信号,这里总结一下双向信号的处理方法. 实际上,双向信号的本质是由一个三态门组成的,三态门可以输出高电平,低电平和高阻态三种状态,在FPGA中,一个三态门的结构如下图所示: 描述这个逻辑的Verilog代码如下: module inout_top ( in…

verilog简易实现CPU的Cache设计 该文是基于博主之前一篇博客http://www.cnblogs.com/wsine/p/4661147.html所增加的Cache,相同的内容就不重复写了,可点击链接查看之前的博客. Cache结构 采用的是2-way,循环5遍的测试方式,和书本上一致,4个set Cache设计 首先在PCPU模块里面增加寄存器 在流水线MEM那一阶段如果是STROE或者LOAD指令更新cache 采取的替换策略是FIFO策略,在cache上面增加了一个位U 整个c…

在C语言中,经常用到for循环语句,但在硬件描述语言中for语句的使用较C语言等软件描述语言有较大的区别. 在Verilog中除了在Testbench(仿真测试激励)中使用for循环语句外,在Testbench中for语句在生成激励信号等方面使用较普遍,但在RTL级编码中却很少使用for循环语句.主要原因就是for循环会被综合器展开为所有变量情况的执行语句,每个变量独立占用寄存器资源,每条执行语句并不能有效地复用硬件逻辑资源,造成巨大的资源浪费.简单的说就是:for语句循环几次,就是将相同的电路…

Verilog中锁存器与多路选择器 Verilog是一种硬件描述语言,它代表的是硬件. Verilog代表的就是逻辑门和连接线. 对于一个always@(*)控制的块而言,只要块中的表达式包含的任意的一个变量发生变化时,这个块都会被重新读取. 锁存器 always块不完整的敏感信号列表 if-else不完整结构 case忽略某些值 assign语句锁存器 只对电平敏感(不考虑posedge和negedge边沿敏感),且always块中的敏感变量表中没有包含在块中出现的所有变量(称为不完整的敏感变…

通常我们所使用的加法器一般是串行进位,将从输入的ci逐位进位地传递到最高位的进位输出co,由于电路是有延迟的,这样的长途旅行是需要时间的,所以为了加快加法器的运算,引入了超前进位全加器. 全加器的两个逻辑表达式 sum = a ^ b ^ cin; co = a & b | (a ^ b) & cin; sum = a ^ b ^ cin; co = a & b + a & cin + b & cin; 这两个公式的电路图看起来不一样,但其实是一样的,同一个功能的电…

在很多情况下,需要使用双向IO.不过最好谨慎使用,在top层使用.网上很多描述的代码甚至是不可以综合并且有语法错误的,还是老实自己写个模块吧. 如果你需要一个口既做输入端口也做输出端口,那么你就需要去描述一个双向的IO. 1.电路框图: 2.数据流向: 当en=0的时候,三态门选通,dinout当输出口使用,数据从din到dinout. 当en=1的时候,三态门关闭,dinout当输入口使用,输出呈现高阻态,数据从dinout到dout. 3.代码: //********************…

习惯了自己发现一些小问题,既然发现了,就记下来吧,不然又要忘了,这是多么悲痛的领悟. 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的,这时郁闷了,表示只看过VHDL语法但没写过.暂且不说VHDL模块的内容,我应该如何在测试平台中例化它并对它进行测试呢?稍微查了一下,其实很简单,只要把VHDL中的组件名.端口统统拿出来,按照verilog模块的例化形式就可以了.下面举个简单的例子来说明如何在verilog模块中例化VHDL模块. 2选1多路复用器的VHDL描述: ent…

verilog实现的16位CPU设计 整体电路图 CPU状态图 idle代表没有工作,exec代表在工作 实验设计思路 五级流水线,增加硬件消耗换取时间的做法. 具体每一部分写什么将由代码部分指明. 完整代码 headfile.v 头文件定义.包含整个工程中的特殊变量定义.后文中只用到gr0到gr3部分,因此该部分没写gr4到gr7,有需要的同学请自行加上. `ifndef HEADFILE_H_ //State for CPU `define idle 1'b0 `define exec 1'…