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1.使用FPGA做为外部控制器的总线译码时,将总线时钟接在全局时钟脚上(MRCC),就算接在了局部时钟(SRCC)上,也要通过BUFG转为全局时钟走线,否则会因为local clk到各部分的时延较大引起各种问题(时序不稳.观测信号无法正常加载等,血泪教训!) 2.VIO使用时要注意IO及信号走向要在同一时钟域,一个VIO的信号跨时钟域会带来不可预知的问题(时序.时序!!!) 3.使用XDC文件可以改变FPGA启动时的时钟频率和压缩生成的bit文件大小,可大幅加快逻辑加载 4.每个always语句…
Xilinx FPGA开发环境vivado使用流程 1.启动vivado 2016.1 2.选择Create New Project 3.指定工程名字和工程存放目录 4.选择RTL Project 5.选择FPGA设备 6.工程创建完成后 7.开始编写verilog代码 第一步:点击Add Sources按钮 第二步:选择add or create design sources按钮,即添加设计文件 第三步:选择create file 文件新建完成后: 此时可以定义I/O端口,我们选择自己在程序中…
在Vivado下在线调试是利用ILA进行的,Xilinx官方给出了一个视频,演示了如何使用Vivado的debug cores,下面我根据这个官方视频的截图的来演示一下: 官方的视频使用的软件版本为2012.2,不过在2015.3下也是差不多的. 第一步:标记需要debug的信号 例如: VHDL:attribute mark_debug of sineSel  :  signal is "true"; attribute mark_debug of sine       :   si…
来源:http://bbs.csdn.net/topics/380057699 添加OpenCV库后,MFC在Debug模式下调试,提示应用程序无法正常启动(0xc000007b). 解决方法:在环境变量的PATH下添加OpenCV的路径:D:\Program Files (x86)\OpenCV2.3\build\x86\vc10\bin 具体可参考:http://zhuyuge0.blog.163.com/blog/static/13230361420116795144773/#.E9.85…
显示所用的LUT as Memory结果不一致可能是什么原因导致的?…
https://wenku.baidu.com/view/0294cbb3bb4cf7ec4bfed01a.html…
http://bbs.elecfans.com/jishu_278578_1_1.html 掌握FPGA可以找到一份很好的工作,对于有经验的工作人员,使用FPGA可以让设计变得非常有灵活性.掌握了FPGA设计,单板硬件设计就非常容易(不是系统设计),特别是上大学时如同天书的逻辑时序图,看起来就非常亲切.但FPGA入门却有一定难度,因为它不像软件设计,只要有一台计算机,几乎就可以完成所有的设计.FPGA设计与硬件直接相关,需要实实在在的调试仪器,譬如示波器等.这些硬件设备一般比较昂贵,这就造成一定…
很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:…
Vivado轻松实现IP封装 1.新建一个测试工程 工程化的设计方法是离不开工程的,第一步往往都是新建工程,后面我会学习去工程化的开发方法,可能会更加高效. 2.利用向导完成IP封装 2.1.启动IP向导 方法为:ToolsàCreate and Package IP…,如图1所示. 图1 创建或者打包IP 点击Create and Package IP…命令,弹出向导,如图2所示. 图2 创建和封装IP向导 直接NEXT,进入下一界面,如图3所示.选择操作类型,我们这里不是新建IP,也不是要打…