一段时间以来,MathWorks一直主张使用Matlab和Simulink开发工具进行基于模型的设计,因为好的设计技术使您能够在更短的时间内开发更高质量的复杂软件.基于模块的设计采用了数学和可视化的方法,通过整个开发过程中使用的系统级建模(从初始设计到设计分析,仿真,自动代码生成.开发和验证)来开发复杂的控制和信号处理系统.这些模块是由框图,文本程序和其他图形元素组成的可执行规范.基于模型的设计鼓励对比其他设计方法更广泛的设计空间的快速探索,因为您可以在设计周期的早期更快地迭代设计.而且,由于这…

概述 卷积是一种线性运算,其本质是滑动平均思想,广泛应用于图像滤波.而随着人工智能及深度学习的发展,卷积也在神经网络中发挥重要的作用,如卷积神经网络.本参考设计主要介绍如何基于INTEL 硬浮点的DSP Block实现32位单精度浮点的卷积运算,而针对定点及低精度的浮点运算,则需要对硬浮点DSP Block进行相应的替换即可. 原理分析 设:f(x), g(x)是两个可积函数,作积分: 随着x的不同取值,该积分定义了一个新的函数h(x),称为函数f(x)与g(x)的卷积,记为h(x)=f(x)*…

目录 Intel FPGA 的Clock Region概念 Intel 不同系列FPGA 的Clock Region 1. Clock Region Assignments in Intel Stratix 10 Devices 2. Clock Region Assignments in Intel Agilex Devices 3. Clock Region Assignments in Intel Cyclone V SX Devices 3.1 Spine Clock Region 3.…

1.首先了解Intel FPGA SDK for OpenCL实现OpenCL的设计组件,包括: kernels, global memory interconnect, local memory, loops 以及channels (1) Kernels Loops一般是Kernel优化的重点,尤其是nested loops. OpenCL系统中每个kernel是通过一系列block表示的.Block主要由三部分:输入或循环输入节点,一组指令以及一个分支节点.若block中没有分支则没有输入与…

原创 by DeeZeng FPGA 的 CLK pin 是否可以用作普通输入 ,输出或双向IO 使用?    这些专用Clock input pin 是否可以当作 inout用,需要看FPGA是否支持. 像cyclone V的CLK in 同时支持 作为普通的 inout 而有些FPGA则不支持   那我们可以如何确认是否支持呢? 可以查看 FPGA 的pinout Excel 数据表 https://www.intel.com/content/www/us/en/programmable/s…

https://www.altera.com/documentation/swn1503506366945.html https://files.cnblogs.com/files/shaohef/opae-driver-architecture.pdf CCIP https://github.com/yongfengdu/fpga k8s support # cat enablevf.sh # SRIOV enable # https://opae.github.io/docs/drv_arc…

原创 by DeeZeng FPGA的时钟需要从专用的时钟管脚输入,那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢? 通过查看对应FPGA型号的手册,得出以下结论 1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL,需要走GCLK,RCLK之后才行 2. MAX10 ,Arria 10 的 PLL ,CLKn 可以直接进PLL. (Arria10 的 fPLL  CLKn不能直接走,但 XCVR bank 的一般是 差分时钟输入) 如下以部分F…

最近在学习基于FPGA的DDS设计,借此机会把学习过程记录下来,当作自己的学习笔记也希望能够帮助到学习DDS的小伙伴. DDS(Direct Digital Synthesizer)直接数字合成器,这是直译过来的名字.设计人员一般把它叫做信号发生器,用它来产生一些数字意义上的波形.它的意义还是挺大的,例如我们学习滤波器,就需要一个高低频率叠加的波形,现时生活中到处都是,可以在设计中,怎么能做出这样的波形呢?学习各种载波调制,需要将信息加载到载波上,而载波也一般都是一定频率的正弦波.DDS就是能够…

原创By DeeZeng [ Intel FPGA笔记 ]  PC 需要PCIe设备在 100ms 内启动,这样PC 才能扫描到PCIe 设备.对于 FPGA PCIe 板卡,同样也需要满足这个时间要求. Intel FPGA系列是基于sram的,也就是掉电丢失,所以会需要配置器件.配置模式有很多种,以我们常见的 ASx4 和 FPP为例: 1. ASx4 :只需要一颗 EPCS/PECQ 即可配置 2. FPP  : 需要一个额外外部Host 用来搬移 配置数据,由于是并行 x8 x16 x3…

对于熟悉Intel FPGA的老(gong)司(cheng)机(shi)来说,外部存储器的控制早已是轻车熟路,但是对于新手,DDR3/DDR2 的IP使用也许并没有那么简单,不过没关系,骏龙的培训网站(www.fpgadesign.cn)上有免费的视频教程可以帮助大家快速的熟悉DDR3/DDR2 IP核的使用.今天我来分享下在使用DDR3/DDR2的IP时常有新手遇到的两个错误的解决办法. 1.Error (165050): The assigned location PIN B13 for D…