在STG之前,做了下Modelim,可以进行读写测试,关于速度的研究还需要看手册 数据终于出来了…

芯航线--普利斯队长精心奉献 实验目的:以计数器为例学会简单的时序逻辑电路设计 实验平台:芯航线FPGA核心板 实验原理: 时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入,还与前一时刻输入形成的状态有关.这跟组合逻辑电路相反,组合逻辑的输出只会跟目前的输入成一种函数关系.换句话说,时序逻辑拥有储存元件(内存)来存储信息,而组合逻辑则没有. 计数器的核心元件是触发器,基本功能是对脉冲进行计数,其所能记忆脉冲最大的数目称为该计数器的模/值,常用在分频.定时等处.计数器的种类很多,按照计数…

CCF 推荐国际国内会议及<中文核心期刊要目总览> Ref :http://www.ccf.org.cn/xspj/rgzn/ Notes: dblp 是一个好网站,上面有各种主要会议的论文集 国际 人工智能 A 类 会议名称 会议全称 研究领域 AAAI AAAI Conference on Artificial Intelligence 知识图谱 ICML International Conference on Machine Learning IJCAI International Jo…

摘要 利用STM32CubeMx配置STM32芯片的功能,然后将配置后的内容生成代码,并导出成可以使用Keil打开编辑的文件,在Keil中添加控制代码后,下载到Proteus仿真中,使用仿真观察代码执行结果.     所需软件 1) STM32CubeMx 下载地址:https://www.st.com/en/development-tools/stm32cubemx.html 2) Keil 软件版本:uVision V5.14.2 3) Proteus 软件版本:8.9 ps2 实现的功能…

Design 代码中的计数器设置是因为我的开发板的时钟是100MHZ的,也就是1秒完成了100_000_000次时钟信号,所以我设置计数器为100_000_000次. 也就是说,我让流水灯的变化周期为1 s. counter == 32'd100_000_000 代码 `timescale 1ns / 1ps module flow_led( clk, reset, led ); input clk; input reset; output [7:0] led; reg [7:0] led; r…

在生成的IP核文件夹下,有一个testbench文件夹,里面包含了一个example测试激励和DDR2仿真模型. 如下 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v.tmp 28 -rw-r--r-- 1 Admi…

2013-12-04 16:37:28 使用fscanf函数即可完成. 例如,CCS保存的.dat文件Copy_of_forward_i_f.dat如下: 1651 1 81008800 0 4000x3B9D00000x3B2200000x3A6000000x380000000xB87FFFFF0x3A0800000x3AD800000x3B4800000x3B930000 删除该文件的文件头,即第一行. 在matlab中输入: fid = fopen('Copy_of_forward_i_f…

DDR2电路设计 在高速大数据的应用中,高速大容量缓存是必不可少的硬件.当前在FPGA系统中使用较为广泛的高速大容量存储器有经典速度较低的单数据速率的SDRAM存储器,以及速度较高的双速率DDR.DDR2.DDR3型SDRAM存储器,DDR系列的存储器都需要FPGA芯片有对应的硬件电路结构支持.对于Altera Cyclone IV系列的FPGA,其最高支持到DDR2存储器(不支持DDR3存储器,到了Cyclone V系列的FPGA才支持DDR3存储器).芯航线AC6102开发板作为一个高速应用…

AC6102 DDR2测试工程 本文档介绍AC6102上DDR2存储器基于Verilog代码的测试过程.AC6102上使用了2片16bit的DDR2存储器组成了32bit的硬件总线.虽然是32bit硬件总线,但是我们在使用的时候,也可以只使用其中1片,即16bit模式,忽略对另一片DDR2的读写.因此整个测试分为两种模式,16bit型(仅测试位于低16bit的DDR2芯片)和32bit型(测试由两片DDR2组成的32bit接口).在实际使用时用户可以根据自己的需求选择使用16bit(仅使用1片D…

ALTFP_CONVERT IP使用与仿真   近期项目要使用到整型数据转浮点型数据,将16位的整数转换为单精度浮点数(32bit).本打算自己写逻辑实现的,不过考虑到本身项目时间紧,能力也有限,就没有贸然行事.再说了,Quartus II软件中也给我们免费提供了专用的浮点转换IP.因此就直接使用该IP核来进行设计. 通过阅读Altera提供的Floating-Point IP Cores User Guide中相关章节,了解到该浮点IP包含以下功能:     整型转浮点(Integer-to-…

Vega Prime 1.2 (视景仿真) MPI的视景仿真渲染工具Vega是世界上领先的应用于实时视景仿真.声音仿真和虚拟现实等领域的软件环境,它用来渲染战场仿真.娱乐.城市仿真.训练模拟器和计算可视化等领域的视景数据库,实现环境效果等的加入和交互控制.它将易用的工具和高级视景仿真功能巧妙地结合起来,从而可使用户简单迅速地创建.编辑.运行复杂的实时三维仿真应用.由于它大幅度减少了源代码的编写,使软件的进一部维护和实时性能的优化变得更容易,从而大大提高了开发效率.使用它可以迅速地创建各种实时交互…

Sigrity提供了丰富的千兆比特信号与电源网络分析技术,包括面向系统.印刷电路板(PCB)和IC封装设计的独特的考虑电源影响的信号完整性分析功能. Sigrity分析技术与Cadence Allegro和OrCAD设计工具的组合将会提供全面的前端到后端的综合流程,帮助系统和半导体公司提供高性能设备,应用千兆比特接口协议,例如DDR和PCI Express. Cadence Sigrity 安装 全新安装安装 Cadence Sigrity 之前需要先安装Cadence Allegro SPB和…

在使用modelsim仿真DDR2时,一般我们会用美光网站上下载的DDR2仿真模型.仿真模型文件一般有ddr2_module.v,ddr2.v,ddr2_mcp.v,ddr2_parameters.vh,subtest.vh,在电子论坛上下载的,一般还会带有tb.v和tb.do文件. 我们在仿真时,一般只需添加ddr2_module.v,ddr2.v,ddr2_mcp.v文件.ddr2_parameters.vh,subtest.vh这两个文件是不需要添加到仿真工程的.tb.v和tb.do文件一…

相信很多人会遇到过这个问题,不知如何让ISE调用Modelsim进行仿真.我也迷糊了不少时间,查查找找,终于弄明白了,所以有了本文,和大家分享一下.我尽量讲得详细点儿,多多上图. 我的环境:Windows 7 64位,Xilinx ISE Design Suite 13.4(D:\Xilinx\13.4),ModelsimSE-64 10.1a(D:\modeltech64_10.1a, 哈,也是64位的).不过32位的和64位的设置几乎没有什么区别.先安装好ISE和Modelsim, 网上看过…

在使用Verilog编写有限状态机等逻辑的时候,状态机的各个状态通常以参数表示(如IDLE等).当使用ModelSim仿真的时候,状态机变量在wave窗口中以二进制编码的形式显示,如下面所示,这种显示形式不是很直观,但我们可以使用ModelSim提供的命令将状态机变量以“文本”形式的参数名显示,从而有利于调试. 下面以一个实例来说明. 代码来源:http://www.cnblogs.com/oomusou/archive/2011/06/05/fsm_coding_style.html 源文件:…

引言 图像视频处理等多媒体领域是FPGA应用的最主要的方面之一,边缘检测是图像处理和计算机视觉中的基本问题,所以也是最常用的,随着数据量的不断增加以及对实时性的要求,一般软件已经不能满足实际需要,这时,就需要专门的硬件来实现加速.本小节就实现一个简单的sobel边缘检测加速器,为了便于对比,我们还编写对应的软件算法. 1,基本思想与算法 Sobel检测法通过一个叫做卷积的过程来估计每个像素点每个方向上的导数值.把中心像素点和离它最近的八个像素点每个乘以一个系数后相加.该系数通常用一个 的卷积表(…

说明:本介绍包含了\capture\library\pspice和capture\library\pspice\advanls目录下所有库,但由于作者水平有限,介绍得也比较简单,有些说明可能不一定对.请高手指正.谢谢! 1.1_SHOT              : 10个杂项器件,其中有54,74,CD的2.7400~74S            : 74系列的器件3.AA_IGBT             : IGBT是强电流.高压应用和快速终端设备用垂直功率MOSFET4.AA_MISC…

NS2仿真实验报告3 实验名称:公交车移动周期模型及性能分析 实验日期:2015年3月16日~2015年3月21日 实验报告日期:2015年3月22日 一.实验环境(网络平台,操作系统,网络拓扑图) 运行平台:虚拟机VMwareWorkstation11.0 操作系统:Linux/CentOS6.5仿真分析工具:NS2.35中的仿真软件ns,图形界面工具nam,编译工具awk,图表编辑器xgraph 网络拓扑图: 二.  实验目的 建立简单回路城市公交模型,假定给回路中的每个公交车都配置一个数据…

本人是某非理工类某高校大四狗,由于毕设研究需要使用webots软件,在学习使用webots的过程花费了很多时间.由于这个软件基本没有什么中文资料,所以想把自己所学到的一些东西写下来,如有什么错误的地方,大家可以批评指正. 打开webots软件,我使用的是webots pro 7.0.3,界面大概如下,该软件是支持中文的,可以通过Tools->Prefences-选项,在General中language选项改成Chinese-中文. 由于语言已经改成了中文,菜单栏的内容比较简单,在帮助这一栏有用户…

一:前言 好久没写博客了,前段时间有个朋友加微信请教关于PCIe的一些学习方法.本人也不是专家,只是略知一些皮毛.对于大家反馈的问题未必能一一解答,但一定知无不言.以后我会常来博客园看看,大家可以把问题直接在评论区提出来.这篇博客是应部分网友的要求写的,Xilinx升级到7系列后,原来的pcie ip核trn接口统统转换成了axis接口,这可愁坏了之前用xapp1052的朋友,一下子不好用了,该怎么办?对此我的想法是:如果您两年左右的verilog代码经验,建议您直接使用axis接口,如果您觉得…

本文主要学习Verilog的仿真特性,以及仿真器对Verilog的处理,算是对Verilog知识的增量学习.本文内容与我的另一篇博文(http://www.cnblogs.com/IClearner/p/7262653.html)一些有重叠的内容. 一.Verilog仿真特性 虽然现在SystemVerilog在仿真验证中占据主流的位置,不过了解一下Verilog是如何仿真的,对以后学习systemverilog也是有帮助的.本文主要学习verilog的一些仿真特性,因为一方面,若是写的代码质量…

机器人控制.仿真或实验,主要由三个部分组成,机器人.环境和算法. 当然各部分又包含很多子部分和功能,这里主要以仿真为主,为了使得仿真结果能够直接应用到实际机器人上,这里分别以RDS和ROS对比介绍.http://download.csdn.net/detail/zhangrelay/9629847 1 机器人 机器人的控制算法主要基于运动学或动力学设计,使机器人在环境中以期望速度或轨迹运动,当然要避障,这与环境相关,放在第二部分.机器人装备传感器感知环境,由算法做出决策,发送到运动执行机构,在加…

一.SBC的原理 SBC是subband codec的缩写,中文叫做次频带编码,也叫子带编码.其基本原理是把信号的频率分为若干子带,然后对每个子带进行编码,并根据每个子带的重要性及特点分配不同的位数(采样深度)来表示数据.例如,在音频编码中,由于人耳对不同频率的敏感度不同,可以在对人耳敏感的子带使用较细的量化(较大的采样深度),对人耳不敏感的子带使用较粗糙的量化(较小的采样深度),从而在不降低主观听觉效果的情况下达到较好的压缩效果.又例如,离散余弦变换(DCT)时一种处理数字信号的方法,广泛应用…

提示:本文的所有图片如果不清晰,请在浏览器的新建标签中打开或保存到本地打开 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 硬件平台: 评估板:ZYNQ-7 ZC706 Evaluation Board 二.介绍 上篇文章的最后一小节已经对例子工程进行仿真并通过命令 log_wave –r /* 记录了所有信号的波形,这篇文章主要介绍RapidIO核的仿真以及包时序的分析. 调试SRIO核时必须对包在不同接口的传输过程有…

本章我们介绍仿真环境搭建是基于Modelsim SE的.Modelsim有很多版本,比如说Modelsim-Altera,但是笔者还是建议大家使用Modelsim-SE,Modelsim-Altera实际是针对Altera 的OEM版本,它事先将Altera的一些IP核仿真库添加到了工具中,但功能上有一些缩减.而Modelsim-SE需要自己手动添加这些仿真库,但是功能更全,而且工作中,工程师更倾向用SE版本,因为今后的FPGA开发中我们会接触更多其他厂商的FPGA,比如Xilinx.Latti…

写在前面:本博客为本人原创,严禁任何形式的转载!本博客只允许放在博客园(.cnblogs.com),如果您在其他网站看到这篇博文,请通过下面这个唯一的合法链接转到原文! 本博客全网唯一合法URL:http://www.cnblogs.com/acm-icpcer/p/9308863.html 本文先讲必备的基础知识,然后再重点关注如何看基于中断CPU的波形仿真. 一.中断与异常 1.什么是中断: 不可预知的干扰程序正常执行流程的事件.异常来源于CPU内部,如:除0错误:而中断来自于CPU外部,如…

FIFO IP核仿真 1.FIFO IP核配置 2.FIFO测试逻辑代码 首先往FIFO里面写入512个数据(FIFO深度的一半),然后再开始同时往FIFO里面写入,读出数据.FIFO读和写的时钟域不同,对于不同时钟域的信号应该进行区分,状态机也应该分开来写. `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: //…

欢迎加入讨论群 64770604 1.开发环境 (1)下载开发环境 Arduino的开发环境从http://arduino.cc/en/Main/Software官网下载即可,分为windows版本.Mac版本.linux 32.64位,目前已更新到1.5.2.我下载的就是这个版本,下载后解压就可直接使用. (2)下载驱动 Arduino解压后,在解压的文件夹里已经带有驱动程序,存放在drivers文件夹里. (3)添加新硬件及设置开发环境 由于购买的uno板子还没有到,因此先将书中写的做一笔记…

转自https://www.cnblogs.com/liujinggang/p/10123498.html 一.软件平台与硬件平台 软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 硬件平台: 评估板:ZYNQ-7 ZC706 Evaluation Board 二.介绍 上篇文章的最后一小节已经对例子工程进行仿真并通过命令 log_wave –r /* 记录了所有信号的波形,这篇文章主要介绍RapidIO核的仿真以及包时序的分析. 调试SRIO核…

作者:桂. 时间:2018-02-06  12:10:14 链接:http://www.cnblogs.com/xingshansi/p/8421001.html 前言 本文主要记录基本的FIR实现,以及相关的知识点.  一.基本型实现 首先从最基本的FIR入手: 对应module: `default_nettype none // module smplfir(i_clk, i_ce, i_val, o_val); parameter IW=15; localparam OW=IW+1; in…