下面内容根据2015-7-10版的Chisel 2.2 Tutorial整理 Chisel中的模块与Verilog HDL中模块的概念十分相似,都是用层次结构描写叙述电路.Chisel中的module是一个类,其定义遵循下面几点: 继承自Module类 有一个命名为io的port 在其构造函数中连接子电路 例如以下是一个2选1选择器的模块定义: class Mux2 extends Module{ val io = new Bundle{ val sel = UInt(INPUT, 1) val…
Chisel是由伯克利大学公布的一种开源硬件构建语言,建立在Scala语言之上,是Scala特定领域语言的一个应用,具有高度參数化的生成器(highly parameterized generators),能够支持高级硬件设计. 其特点例如以下,部分特点找不到合适的中文表述.临时没有翻译,哪位童靴有合适的翻译能够及时说说啊. Hardware construction language (not C to Gates):硬件构建语言 Embedded in the Scala programmi…
下面内容根据2015-7-10版的Chisel 2.2 Tutorial整理 port就是硬件单元对外的接口,须要指明方向(输入还是输出).一个port声明的样例例如以下: class Decoupled extends Bundle{ val ready = Bool(OUTPUT) val data = UInt(INPUT, 32) val valid = Bool(INPUT) } INPUT.OUTPUT指定方向,后面指出宽度.对于Bool类型.其宽度就是1,所以不须要明白指出.除了上…