clock gate的cell多采用latch的形式,来实现,尽可能避免glitch的产生. 可以的verilog建模方式: module  cell_ckgate(TE,E,CP,Q) input TE; input E; input CP; output Q; wire E_or; wire E_lat; assign E_or = E | TE; always @(CP or E_or) if (!CP)  begin E_lat <= E_or; end assign Q=E_lat &am…

clock gate 这个专题,比较复杂设计DC  PT PR.下面仅仅从RTL行为级说明一下.…

在 sta 分析时,经常会碰到 clock gating cell (一般是 ICG cell 或者 latch)引起的 violation,这种 violation 很常见,而且往往很难修. 为什么 gating cell 容易出问题?出了 violation 又该如何解呢? 首先,gating cell 容易出问题是因为其一般出现在 clock path 的中间,而且往往比较靠近 clock source,其latency 较小,当 tool 去check gating cell 的timi…

如Coding 时需要考虑什么样的代码风格会使gating 的效率更高:综合时需要特别设置要插入的gating 类型,每个gating 的fanout 范围,是否可以跨层次,是否需要做physical aware 的gating:DFT 时需要确定clock gating 的TE pin 如何连接以保证在DFT 模式clock 可控:P&R 时需要考虑gating 的位置是否合理,是否由于物理上相互拉扯做gating 复制,是否需要人工约束某些关键gating 的位置,CTS 是否需要对gati…

Report的生成 report_power表示产生power report,update_power表示进行power analysis. report_power命令可以生成四种形式的report, 1)       Power group-based,default的方式. 2)       Cell-based,加入-cell_power的option 还可以加入-sort_by 的option来根据cell_internal_power(default),cell_leakage_po…

Long short-term memory: make that short-term memory last for a long time. Paper Reference: A Critical Review of Recurrent Neural Networks for Sequence Learning Three Types of Gate Input Gate: Controls how much of the current input \(x_t\) and the pre…

ASIB中的valid信号,有两部分,一部分add产生的地址映射,到main中的default addr.(vect) 一部分由Dmu和Cdas组成,到main中的build. Dmu:interconnect中的power manage unit. 两个输入信号:m0_cactive:来自asib的valid信号和目前的tracker_busy信号,表示目前还有未传完的ourtstanding的transaction. m0_cactive_wakeup:来自master口的新的transac…

  参照:http://blog.csdn.net/girlkoo/article/details/45420977 文档参照: <i.MX BSP Porting Guide-2015/12, Rev.0>---------uboot porting steps <E9_TQIMX6Q_V1_20131031.pdf>------------------E9 schematics <E9_User_Manual-V3.1.0>---------------------…

AHB 3.0目前不支持security world. AHB到APB的async bridge主要包括三个部分: 1)AHB domain 1)产生信号hactive = HSEL & HTRANS[1]:新的传输地址有效 HTRANS的第一位表示一个新的seq或者连续的transfer HTARNS的第零位表示一个idle或busy的transfer 用ahb的clock,寄存一拍 always @(posedge HCLK or negedge HRESETn) if(!RESETn) e…

为了更好的设计一个scan design,一些scan design的rule必须遵循. 1)tristate bus在shift mode下必须保持bus contention: 2)bidirectional IO port在shift mode下,必须force在input或者output: 3)gated clock在shift mode下,必须保证enable: 4)derived clock在shift和capture mode下,最好保持bypass: 5)combinationa…

TCM:Tightly Coupled Memory,连接到RAM等memory中,但是CPU读写速度很快. ECC:Error Checking and Correction PMU:Performance Monitoring Unit VIC:Vectored Interrupt Controller ACP:Accelerator Coherency Port(AXI Coherency Port) 架构:Single Instruction Multiple Data(SIMD) Ve…

零.说明 对应代码drivers/mmc/core/host.c,drivers/mmc/core/host.h. 为底层host controller driver实现mmc host的申请以及注册的API等等,以及host相关属性的实现. 一.API总览 1.mmc host分配.注册相关 mmc_alloc_host & mmc_free_host 底层host controller驱动调用,用来分配或者释放一个struct mmc_host结构体,将其于mmc_host_class关联,…

一.host相关 1.struct mmc_host struct mmc_host是mmc core由host controller抽象出来的结构体,用于代表一个mmc host控制器. 数据结构如下: struct mmc_host { struct device *parent; // 对应的host controller的device struct device class_dev; // mmc_host的device结构体,会挂在class/mmc_host下 int index;…

摘自网上 : http://xilinx.eetop.cn/viewnews-1482 The DCM is a Digital Clock Manager - at its heart it is a Delay Locked Loop. This has the ability to deskew a clock, generate different phases of the clock, dynamically change the phase of a clock, generate…

1.前言 本文主要讲述K64时钟配置相关的内容. 2.clock overview 2.1 clock diagram 2.2 对clock diagram的信号说明 (1)MCG决定哪个clock source用作系统时钟,系统主要的时钟来自于MCGOUTCLK (2)系统时钟源的选择和配置主要由MCG模块控制 (3)时钟分频和clock gate的配置主要SIM模块控制 2.3 device clocks summary 注: 如下为内部时钟需求 1. The core and system…

转自http://ninghechuan.com 你要的FPGA&数字前端笔面试题来了 FPGA&ASIC基本开发流程 题目:简述ASIC设计流程,并列举出各部分用到的工具. 勘误:Calibre是Mentor公司的 ASIC开发基本流程 芯片架构,考虑芯片定义.工艺.封装 RTL设计,使用Verilog.System Verilog.VHDL进行描述 功能仿真,理想情况下的仿真 验证,UVM验证方法学.FPGA原型验证 综合,逻辑综合,将描述的RTL代码映射到基本逻辑单元门.触发器上 D…

转自:http://blog.csdn.net/hanmengaidudu/article/details/11777501 标准linux休眠过程: l        power management notifiers are executed with PM_SUSPEND_PREPARE l        tasks are frozen l        target system sleep state is announced to the platform-handling co…

工程会接触DFT.需要了解DFT知识,但不需要深入. 三种基本的测试(概念来自参考文档): 1. 边界扫描测试:Boundary Scan Test: 测试目标是IO-PAD,利用JTAG接口互连以方便测试.(jtag接口,实现不同芯片之间的互连.这样可以形成整个系统的可测试性设计) 2. 内建自测试BIST:(模拟IP的关键功能,可以开发BIST设计.一般情况,BIST造成系统复杂度大大增加.memory IP一般自带BIST,简称MBIST) 3. 扫描测试(ATPG)Scan path:…

Android休眠与唤醒驱动流程分析 标准Linux休眠过程: powermanagement notifiers are executed with PM_SUSPEND_PREPARE tasksare frozen targetsystem sleep state is announced to the platform-handling code devicesare suspended platform-specificglobal suspend preparation method…

主要参考了https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html .Xilinx UG471.UG472以及Xilinx Forum上的一些问答,在此一并表示感谢. ------------------------------------------------------------------------------------------------------ 本文主要用来随意记录一下最近在为手头的FPGA项目做约束文件…

视频分割在移动端的算法进展综述 语义分割任务要求给图像上的每一个像素赋予一个带有语义的标签,视频语义分割任务是要求给视频中的每一帧图像上的每一个像素赋予一个带有语义的标签. 视频分割是一项广泛使用的技术,电影电视特效.短视频直播等可以用该技术将场景中的前景从背景中分离出来,通过修改或替换背景,可以将任务设置在现实不存在不存在或不易实现的场景.强化信息的冲击力.传统方式可通过视频图像的手工逐帧抠图方式(摄影在带绿幕的专业摄影棚环境摄制,后期特效完成背景移除切换图 1),比如<复仇者联盟><…

下图是Naive RNN的Recurrent Unit示意图,可以看到,在每个时间点t,Recurrent Unit会输出一个隐藏状态ht,对ht加工提取后将产生t时刻的输出yt.而在下一个时间节点t+1,ht与下一时刻的输入xt+1将线性组合后,pass through一个activation function,如tanh,产生状态ht+1. LSTM Unit解决了Naive RNN上Vanishing Gradient 和 Exploding Gradient的问题.如下图所示,首先可以看…

publish: Transactions of the Association for Computational Linguistics,2016 tasks:  predicting popularity of comments in Reddit discussions contributions:       1\ graph-structured bidirectional LSTM (long-short term memory) which represents both hie…

一个gating的clock是指:clock network除了包含inverter和buffer外,还有其他logic. PrimeTime会自动的对gating input进行setup和hold violation的检查,来防止clock不被interrupt和clipped (在该情况下,combinational gates,一个signal是clock并且通过该gate进行propagation,另一个signal是不是clock) 命令set_clock_gating_check可…

①时钟的偏移(skew):时钟分支信号在到达寄存器的时钟端口过程中,都存在有线网等延时,由于延时,到达寄存器时钟端口的时钟信号存在有相位差,也就是不能保证每一个沿都对齐,这种差异称为时钟偏移(clock skew),也叫时钟偏斜.时钟的偏移如下图所示: 此外,时钟skew与时钟频率并没有直接关系,skew与时钟线的长度及被时钟线驱动的时序单元的负载电容.个数有关. ②时钟抖动(jitter):相对于理想时钟沿实际时钟存在不随时间积累的.时而超前.时而滞后的偏移称为时钟抖动,简称抖动,如下图所示:…

1 什么是后仿真? 后仿真也成为时序仿真,门级仿真,在芯片布局布线后将时序文件SDF反标到网标文件上,针对带有时序信息的网标仿真称为后仿真. 2 后仿真是用来干嘛的? 检查电路中的timing violation和 test fail,一般都是已知的问题.一般后仿真花销2周左右的时间. 网标仿真的目的是检查RTL仿真和综合后的一致性(logic Equivalence check),由于网标仿真非常慢,所以网标仿真不充分,有的公司没有网标仿真,即使有后仿真,后仿真一般是时间非常少,因为后仿真时间…

一个clock的产生: 1) Clock source的选择: cgm_mux5(.clk_out, .clk_in0, .clk_in1, .clk_in2, .clk_in3, .clk_in4, .sel_in, .ptest_scan_dc_mode  ); 在dc_scan mode下,选择某一个clock freq. Sel_in_scan = {3{~ptest_scan_dc_mode}} & sel_in[2:0] 将所有的mux做成2x1的.5选1的mux,可以先进行4x1的…

PrimeTime会自动track clock tree中的inverter和buffer,从而得到每个register的clock sense. 如果clock tree中,只有buffer和inverter,到达register clock的clock signal可以表示为"unate". positive unate:rising edge的clock source引起register clock pin的rising edge. negative unate:rising e…

PTPX在加入CPF/UPF这样的文件后,可以分析multi-voltage,power-gating这样的设计. 针对某个power rail的cell,PTPX支持进行annotate. set_annotated_power –internal_power 0.1 –leakage_power 0.0 –rail VDDA U1 可以通过report_annotated_power –rail的命令来报告出来. 在设置power_enable_multi_rail_analysis之后,可…

scan cell有两种不同的input: 1)data input:由电路的combinational logic驱动: 2)scan input:由另一个scan cell驱动,从而形成scan chain: 在normal/capture mode下,data input来驱动output: 在shift mode下,scan input来驱动output: 几种scan_cell:muxed-D scan,clockd-scan,level-sensitive scan design(L…