PLL失锁

2016-07-05 现象:在低温(-30度以下)下,射频锁定信号出现周(大约20ms)期性高低电平的变化,由于MCU检测一次需要的时间很长(大于500ms), 大概总是检测不到失锁状态,所以不会出现重锁而致使PLL一直处理失锁状态.但怪异的现象是即便手动把lock信号拉低也不会再次重锁. 必须是在上电状态就手动把lock信号拉高然后再次拉低才会出现重锁而后最终锁定. 对此,在FPGA中做了如下处理: 初始状态上报一个unlock信号给MCU,让它去做锁pll的操作,当FPGA检测到外部的loc…

Altera PLL Locked 失锁的原因

Altera PLL 有时可能会出现失锁的情况,查找了官网资料,有总结到有几个情况下会出现失锁. 官网中的网页如下,是英文的: https://www.altera.com.cn/support/support-resources/operation-and-testing/pll-and-clock-management/pll-loss-lock.html 做了下翻译,水平有限,如下: PLL失锁原因 PLL失锁的一些可能原因. 锁相环(PLL)失锁的原因可能有很多.以下是PLL失锁的一些常…

时钟展频技术能有效降低EMI，深入讲解展频发生器！

原文地址:https://baijiahao.baidu.com/s?id=1608649367453023659&wfr=spider&for=pc 相关文章: 1.http://bbs.eeworld.com.cn/thread-651615-1-1.html 2.https://pan.baidu.com/s/1Tig15UmZC8n9_2YAf2dyew 提取码: 1msq 随着技术的发展,数字信号的时钟频率越来越高,电路系统对于信号的建立.保持时间.时钟抖动等要素提出越来越高的要…

PLL到底是个啥么东西呢？

——————————————————更新于20180826———————————————————————————— PLL:完成两个电信号的相位同步的自闭环控制系统叫锁相环.用电压控制延时,用到了VCO来实现DLL中类似的延时功能,是模拟电路.DLL:基于数字抽样方式实现的,在输入时钟和反馈时钟之间插入延时,使得输入和反馈时钟的上升沿一致来实现的.DCM:Delay Locked-Loop数字延迟锁相环,其输入参数包括输入中频率范围,输出时钟频率范围.输入输出时钟允许抖动范围等. PLL和DLL…

[Xilinx]Modelsim独立仿真Vivado生成的PLL核

EDA Tools: 1.Vivado 2015.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.26 ----------------------------------------------------------------------------------- 喜欢使用Modelsim工具独立进行代码的仿真.也不是Vivado自带的不好(至少目前的小代码没啥影响) 只是在一个vivado工程进行仿真时,添加文件的功能没用太明白,好烦! --…

[Altera]PLL仿真

EDA Tools: 1.Quartus II 13.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.05 ----------------------------------------------------------------------------------- 经常看到有人在纠结PLL仿真事项,由于自己也从未试过.特作试验. 一.PLL设置: ---------------------------------------- input…

pll及其modesim仿真

100mhz输入时钟,pll层40mhz和200zhm 进入quartus,建立工程,新建图形文件,导入pll模块,设定pll相关参数. 完成pll模块的建立,并生成pll.v文件建立modesim工程对pll模块进行打包建立激励文本pll_module_tp 这样,modesim工作目录中除了pll.v, pll_module.v, pll_module_tp文件外,还需加入alter仿真库文件(如果modesim软件添加过alter库,这不需要) 进行编译编译完成后,simula…

Quartus 软件的使用之PLL的使用

练习使用Altera FPGA 内的 PLL IP核: 思路:将clk_50M倍频到clk_100M,然后观察100M时钟. 1.生成PLL的核例化文件,然后调用. 点击NEXT之后,等一会会跳出如下界面: 单击Finish 就完成了设置. 添加文件到该工程.有对话框就点Yes. 完成之后,可以看到下图: 然后: 打开PLL文件,看起端口. .新建verilog 文件,输入程序: 程序代码: // 测试使用PLL,以及内部逻辑分析仪 module mypll( clk, rst_n, test,…

clock gating and PLL

一个gating的clock是指:clock network除了包含inverter和buffer外,还有其他logic. PrimeTime会自动的对gating input进行setup和hold violation的检查,来防止clock不被interrupt和clipped (在该情况下,combinational gates,一个signal是clock并且通过该gate进行propagation,另一个signal是不是clock) 命令set_clock_gating_check可…

Form_通过Custom.pll新增菜单项（案例）

2014-05-31 Created By BaoXinjian…

58.xilinx原语DCM,PLL的使用

DCM_BASE 基本数字时钟管理模块的缩写,是相伴和频率可配置的数字锁相环电路,常用于FPGA系统中复杂的时钟管理.如需要频率和相位动态配置,则可以选用DCM_ADV原语,如需要相位动态偏移,可使用DCM_PS原语.Eg. DCM_BASE # ( .CLKDV_DIVIDE(2.0), //CLKDV分频比可以设置为1.5,2.5,3.0,3.5,14.0,15.0等 .CLKFX_DIVIDE(1), //can be any integer from 1 to 32 CLKFX信号的分配…

52.ISE中的PLL时钟输入

在manaul mode中选择PLL PLL的输入时钟可以是全局时钟,也可以是普通IO引脚. 1.PLL的输入时钟是全局时钟的情况. pll_xx pll_xx ( .clkin ( clkin ), .clkout ( clkout ) ); 其中clkin为全局时钟输入,在IP核中的设置需要注意SOURCE里的区别,如下所示; 在这种情况下,选择Single ended clock capable pin. 同时,clkout通过ODDR2输出clk_div,这时的clk_div可以接到普通…

xilinx FPGA普通IO作PLL时钟输入

本帖转自于 :http://www.cnblogs.com/jamesnt/p/3535073.html 在xilinx ZC7020的片子上做的实验; [结论] 普通IO不能直接作PLL的时钟输入,专用时钟管脚可以; 普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer"; 具体内部布局分配可以通过 Xilinx的FPGA Editor来查看, ZYNQ的时钟管理也和之前的片子略有不同,之后在另一篇介绍,相关文档…

深究带PLL的错误复位设计

PLL复位通常犯的错误或者是像上一篇文章 FPGA知识大梳理(四)FPGA中的复位系统大汇总中的图一样,也是错误设计.为何呢?看ALTPLL (Phase-Locked Loop) IP Core User Guide这个官方手册就够了.直接看图坑爹啊,locked输出高电平,居然是抖动的.所以不能直接使用这个信号作为系统复位信号. 所谓群众的眼睛是雪亮的啊,大家此时一定对Gate lock一见钟情,可惜Gate lock这个信号不是所有器件都支持的.具体如下如果器件支持的…

QuartusII 13.0 PLL IP Core调用及仿真

有一个多月没用用Quartus II了,都快忘了IP 是怎么用调用的了,还好有之前做的笔记,现在整理出来,终于体会到做笔记的好处. 一. QuartusII的pll的调用打开软件界面 Tool——megawizard plug-in manage 选择——next 选择,输入IP核名称,next 按如图所示参数,配置IP核. 添加复位信号,添加locked,锁相完成信号,为了更好的管理工程模块,然后一直next到如下界面(areset是低电平时PLL正常工作还是高电平时PLL正常工作,loc…

AM335x关于LCD屏幕的时钟PLL配置

主要参考的是AM335x的TRM的第8章PRCM模块和13章LCD Controller. 这里在LCD Controller里面的配置描述的比较详细了,分频和像素.消影值的设置等等.不在赘述,很多人都会抱怨说,LCD_PCLK配置只能通过LCD_CLK经过一个分频而来,这样对于频率70~90MHz时配置很困难.但事实上,我们对LCD_CLK的设置,是比较灵活的,参考如下: 8.1.6.10节中:Display PLL Description 左边的部分我会慢慢解释,先看右边.右边的LCD_CL…

修改CUSTOM.PLL文件调用客户化FORM&修改标准FORM

修改custom.pll文件里的过程event:参考例子如下,修改好后上传至$AU_TOP/resource 运行编译frmcmp_batch CUSTOM apps/apps module_type=LIBRARY compile_all=YES,重新登录即可.注意修改前先做好备份 PROCEDURE event(event_name VARCHAR2) IS -- -- This procedure allows you to execute your code at specific e…

CUSTOM.PLL的使用

在开发中对系统标准form的修改一般不建议修改系统原有FORM,对所需要修改的内容一般写在CUSTOM.PLL里即可,应为每个form运行的时候都会调用CUSTOM.PLL具体概念性东西可参考网上资料,很多的这里不再重述,只针应用做介绍一,开发对象:程序 PROCEDURE event(event_name VARCHAR2): 二.判断在哪里触发举例 IF form_name = 'APXINWKB' AND event_name = 'WHEN-NEW-FORM-INSTANCE' TH…

DCM、PLL、PMCD、MMCM相关

摘自网上 : http://xilinx.eetop.cn/viewnews-1482 The DCM is a Digital Clock Manager - at its heart it is a Delay Locked Loop. This has the ability to deskew a clock, generate different phases of the clock, dynamically change the phase of a clock, generate…

PLL详解

PLL 时钟是时序逻辑的灵魂. 在实际应用中,时钟信号在频率或者相位上通常并不满足直接使用的需求,而内部时序逻辑又只能对时钟信号进行整数倍的分频,并且不能保证产生新时钟信号的相位稳定性,所以需要用到时钟管理单元对时钟和时序进行管理. 时钟管理单元可以对时钟信号进行高精度的倍频.分频和相位调整.FPGA中的时钟管理单元有两种:PLL(Phase Locked Loop, 锁相环)和DCM(Digital Colck Manager, 数字时钟管理员). Altera FPGA Cyclone I…

C6678的PLL模块设置

这部分讲解的是Main PLL和 PLL Controller的配置,主要介绍怎样提供DSP核 C66X CorePac需要的工作时钟:C6678除了Main PLL,还有 DDR3 PLL.PASS PLL. 1.Keystone1架构 C6678: Main PLL and PLL Controller结构图: 2. CLKIN 是提供的参考时钟,即输入时钟,经过Main PLL后时钟输出为 PLLOUT,再输入到PLL Controller中,PLL Controller可以通过设置相关寄…

pll时钟延迟为问题

pll时钟延迟为问题这关系到pll的工作方式,如果pll内部使用的是鉴频器,则输入和输出将没有固定的相位差,就是每次锁定都锁定在某个相位,但每次都不一样.如果使用的是鉴相器,则输入和输出为0相位差.早期的器件内部为前者,但现在已经基本绝迹了.因此在不考虑抖动,在pll的输入和输出上相位是保持0相位差的. 在FPGA内部,pll的输出一般驱动全局时钟网络,全局时钟网络是一个树形结构,其目的是为了保证从时钟源到达目的器件的时钟延迟一致,以实现同步.这个延迟在FPGA一般为几个ns(3.5ns).p…

Oracle EBS compile PLD PLL files.

PLL->PLX:frmcmp_batch module_type=library userid=apps/apps module=$1.pll output_file=$1.plx compile_all=yes PLL->PLD:frmcmp_batch module=$1.pll userid=apps/apps module_type=library script=yes output_file=$1.pld PLD->PLL: frmcmp_batch module=$1.pl…

第十四届智能车培训 PLL锁相环

什么是锁相环? PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时脉讯号,使高频器件正常工作,如内存的存取资料等.PLL用于振荡器中的反馈技术. 许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步.一般的晶振由于工艺与成本原因,做不到很高的频率,而在需要高频应用时,由相应的器件VCO,实现转成高频,但并不稳定,故利用锁相环路就可以实现稳定且高频的时脉冲讯号. 锁相环主要作用: 单片机使用锁相环(PLL)功能能够获得更高的总线频率,这对于需要提高单片…

PLL与PHY的连接：通道绑定或者不绑定

用到的术语: clock skew的产生延时与时钟线的长度及被时钟线驱动的时序单元的负载电容.个数有关由于时钟线长度及负载不同,导致时钟信号到达相邻两个时序单元的时间不同于是产生所谓的clock skew 1.不绑定配置在不绑定配置中,PLL只为Native PHY提供高速串行时钟,而低速的并行时钟由各通道的本地的CGB生成.由于在不绑定配置中各通道互不相干,所以通道之间的clock skew是不能计算的.并且时钟网络引入的skew也不能补偿. Single Channel x1 No…

如何用ModelsimSE仿真IP核-以PLL为例

我们之前介绍了如何使用Modelsim SE进行仿真和利用do文件的仿真方法,但是其中待仿真的模块是我们自己编写的Verilog模块,但是在实际工作中,我们的设计中会经常用到FPGA厂商给我们提供的现成模块-IP核,这些模块我们看到不到源代码,只知道IP核的端口信息,当我们要仿真的时候,同样要向Modelsim提供这些IP核的信息,而FPGA厂商也会给我们提供相应的IP核的编译库文件,我们如果设计中包含这些IP核,就必须在仿真之前,将这些库文件编译到Moldelsim 的库中去.其实IP核只是我…

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