http://blog.sina.com.cn/s/blog_9bd80b7601012o9y.html library ieee ; use ieee.std_logic_1164.all ; use ieee.std_logic_arith.all ; use ieee.std_logic_unsigned.all ; entity I2C_Control is port ( CLKI      :IN     Std_logic ; RST    :IN     Std_logic ; S…

VHDL库存储和放置了可被其他VHDL程序调用的数据定义.器件说明.程序包等资源.VHDL库的种类有很多,但最常见的库有IEEE标准库.WORK库.IEEE标准库主要包括STD_LOGIC_1164.NUMERIC_BIT和NUMERIC_STD,其中STD_LOGIC_1164是最重要和最常用的程序包.大部分关于数字系统设计的程序包都是以此程序包设定的标准为基础的.每个VHDL程序的开头一般都要有如下的IEEE库使用说明: LIBRARY IEEE; USE IEEE.STD_LOGIC_11…

VHDL入门知识学习(一) VHDL程序基本结构 简介 VHDL程序基本结构 简介 概念: HDL-Hardware Description Language-硬件描述语言-描述硬件电路的功能.信号连接关系及定时关 系的语言. VHDL-Very High Speed Integrated Circuit Hardware Description Language-超高速集成电路硬件 描述语言 特点: 工艺无关 共享复用 不支持描述模拟电路 规定: 在VHDL中,字母的大.小写没有区别(单引号内…

请尊重作者版权,转载请注明原地址: http://www.cnblogs.com/connorzx/p/3676746.html 数电实验交通灯VHDL版,程序写的扩展性很差,待以后有时间进行优化. 程序如下: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity main is Port ( clk : in STD_LOG…

转帖请注明转自http://www.cnblogs.com/connorzx/p/3547673.html 一.新建工程 1.点击File->New Project, 2.点击Next 注:此处的simulator已经和modelsim关联,未关联可以先选默认. 3.点击Next,点击Finish. 二.新建源文件 右击程序文件,点击New Source.选择VHDL Module. 输入端口设置,如下图所示 三.编写程序代码 library IEEE; --库引用 use IEEE.STD_L…

/* This software uses a BSD license. Copyright (c) 2010, Sean Cross / chumby industriesAll rights reserved. Redistribution and use in source and binary forms, with or without modification, are permitted provided that the following conditions are met:…

转载请注明出处:http://www.cnblogs.com/connorzx/p/3633860.html 分频是基于计数器程序.由于FPGA的并行处理能力,根本不需要单片机式的中断指令,用起来很方便. 数码管是靠段选和片选控制的.即所有数目管公用一套八段LED选择端,每个管的亮灭靠片选控制.只要刷新频率够高,就能出现连续的效果. 代码如下: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use…

请尊重作者版权,转载请注明源地址http://www.cnblogs.com/connorzx/p/3548364.html 按键在按下的过程中通常会产生一段时间的抖动,为了消除这种抖动,一般采取两种方法.一种为硬件消抖,另一种为软件消抖. 硬件消抖是利用了RS锁存器的相关原理.如下图所示,开关在B处时,5处为低电平,1处为高电平.根据与非门“有零出一”的特点,6处为高电平,即2处为高电平.所以此时3处为低电平.当开关从B拨到A时,5处变为高电平,一旦1处出现低电平,输出将一直为高电平.(读者不…

请尊重作者版权,转载注明源地址:http://www.cnblogs.com/connorzx/p/3694618.html 使用了状态机,增加了可读性和用户体验. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity main is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC;…

转载请注明原地址:http://www.cnblogs.com/connorzx/p/3674178.html 调时电路正常工作.一切正常.发现做FPGA还是得从数电的思路思考,设置一个预置使能端,预置数一直都可以设置. 代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity clock is Port ( clk : i…