使用自由软件Icarus Verilog Simulator进行仿真

Icarus Verilog Simulator(http://iverilog.icarus.com/home)使用iverilog作为源代码编译器,编译生成vvp程序文本,使用vvp作为运行时引擎,支持vcd波形Dump,支持lxt格式波形,可以使用gtkwave来Debug波形. 各大Linux发行版和Windows系统均可以直接安装iverilog/gtkwave,iverilog/vvp/gtkwave参数可以通过man *查看. 一个简单的Testbench示例: //*******…

Icarus Verilog和GTKwave使用简析

Icarus Verilog和GTKwave使用简析来源 http://blog.csdn.net/husipeng86/article/details/60469543 本文测试文件在windows10和windows7上测试通过,其它平台请参考官方文档下载安装由于Icarus Verilog中已经包含了GTKWave所以直接从http://bleyer.org/icarus/下载安装,这里提供的为Windows版,我下载的为当前时间最新版:iverilog-10.1.1-x64_set…

VCS使用学习笔记（1）——Verilog相关的仿真知识

本文主要学习Verilog的仿真特性,以及仿真器对Verilog的处理,算是对Verilog知识的增量学习.本文内容与我的另一篇博文(http://www.cnblogs.com/IClearner/p/7262653.html)一些有重叠的内容. 一.Verilog仿真特性虽然现在SystemVerilog在仿真验证中占据主流的位置,不过了解一下Verilog是如何仿真的,对以后学习systemverilog也是有帮助的.本文主要学习verilog的一些仿真特性,因为一方面,若是写的代码质量…

Verilog篇(三)仿真原理

首先引入一个例子: `timescale 1ns/100ps module TB; module INV_DFF(Clock, Reset_n, DataIn, DataOut); reg Ck, Rst_n, Din; …

数字IC设计工程师的知识结构

刚毕业的时候,我年少轻狂,以为自己已经可以独当一面,庙堂之上所学已经足以应付业界需要.然而在后来的工作过程中,我认识了很多牛人,也从他们身上学到了很多,从中总结了一个IC设计工程师需要具备的知识架构,想跟大家分享一下. I. 技能清单作为一个真正合格的数字IC设计工程师,你永远都需要去不断学习更加先进的知识和技术.因此,这里列出来的技能永远都不会是完整的.我尽量每年都对这个列表进行一次更新.如果你觉得这个清单不全面,可以在本文下留言,我会尽可能把它补充完整. 语言类 Verilog-2001/…

全平台轻量级 Verilog 编译器 & 仿真环境

一直苦于 modelsim 没有Mac版本,且其体量过大,在学习verilog 时不方便使用. 终于找到一组轻量级且全平台 ( Linux+Windows+macOS ) 的编译仿真工具组. Icarus Verilog + gtkwave 两者为轻量级verilog编译工具,一共不超过20M. wiki用户指南链接: iverilog 安装工具 Mac利用Homebrew安装,跨平台有win, linux版本. Mac下安装命令如下: brew install icarus-verilog b…

学会使用Hdlbits网页版Verilog代码仿真验证平台

给大家推荐一款网页版的 Verilog代码编辑仿真验证平台,这个平台是国外的一家开源FPGA学习网站,通过“https://hdlbits.01xz.net/wiki/Main_Page” 地址链接进入网页,在该网页上可以进行Verilog代码的编写.综合,而且最后还能够仿真出波形来验证设计代码的正确性,该验证平台是基于Icarus Verilog(简称iVerilog,比较著名的开源HDL仿真工具,也有对应的安装版本)的,让你随时随地只需登录网页就能够享受Verilog编程仿真的乐趣! 一.官…

vsim生成VCD波形文件(verilog)

Vsim(ModelSim)生成VCD波形文件(verilog) 两种方法方法一: 调用ModelSim自己的命令生成,仿真脚本中加入如下一句即可 vcd file mytb.vcd 方法二: 调用verilog系统函数生成,直接在testbench中放入如下语句运行仿真即可产生tb.vcd initial begin $fdumpfile("tb.vcd"); $dumpvars; end 代码实例 #create work library vlib work vmap work…

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程

前言如果你只是想检查Verilog文件的语法是否有错误,然后进行一些基本的时序仿真,那么Icarus Verilog 就是一个不错的选择.相比于各大FPGA厂商的IDE几个G的大小,Icarus Verilog 显得极其小巧,最新版安装包大小仅有17MB,支持全平台:Windows+Linux+MacOS,并且源代码开源.本文将介绍如何使用Icarus Verilog来进行verilog文件的编译和仿真. 关于 Icarus Verilog Icarus Verilog是一个轻量.免费.开源的…

用Sublime Text搭建简易IDE编写Verilog代码

前言 Verilog是一种硬件描述语言(HDL),该语言在Windows上有集成开发环境可以使用,如ModelSim,但ModelSim的编辑器不太好用因此笔者萌生了用Sublime Text3来编写Verilog的想法.下面我们将围绕着Sublime Text3搭建起一个简易的IDE, 我将尽量把步骤写的细致一点,这将会使整个过程看起来很繁琐,但这是值得的. 原材料 Sublime Text 3(访问密码:a7c6) icarus-verilog-on-windows (访问密码:7528)…

ModelSim仿真入门

ModelSim仿真入门之一:软件介绍编写这个教程之前,为了让不同水平阶段的人都能阅读,我尽量做到了零基础入门这个目标,所有的操作步骤都经过缜密的思考,做到了详细再详细的程度. 如果您是FPGA开发方面的初学者,那么这个教程一定能够帮助你在仿真技术上越过新人的台阶:如果您是FPGA开发的老手,这篇文档也并非对您没有帮助,您可以把教程发给其他刚入门的同事,免去您亲自上阵指导的麻烦,把主要的精力放在更有价值的地方. 一.FPGA设计仿真验证简介严格来讲,FPGA设计验证包括功能仿真.时序仿真和电…

VCS仿真 Dump Memory

VCS仿真 Dump Memory 两种方法 vcs联合verdi生成fsdb文件 vcs生成vpd文件 VCS联合verdi生成fsdb文件 1.testbench中加入如下语句: initial begin $fsdbDumpfile("tb.fsdb"); $fsdbDumpvars; end always@(posedge clk) begin $fsdbDumpMDA(R1); //每个时钟dump出mem的值,verdi记录值的变化 $fsdbDumpMDA(R2); en…

VHDL和verilog应该先学哪个？

网上有太多的VHDL和verilog比较的文章,基本上说的都是VHDL和verilog之间可以实现同一级别的描述,包括仿真级.寄存器传输级.电路级,所以可以认为两者是等同级别的语言.很多时候会了其中一个,当然前提是真的学会,知道rtl(寄存器传输级)的意义,知道rtl与电路如何对应,在此基础上,则很容易就可以学另外一个.从这个意义上,或许先学什么都无所谓. 学HDL无非要这么几类人: 1.学生 2.电子工程师 3.软件工程师 4.纯粹的爱好者学生,两眼一摸黑,老师教什么学什么,只为了应付而已,…

【设计经验】5、Verilog对数据进行四舍五入（round）与饱和（saturation）截位

一.软件平台与硬件平台软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 Matlab2016a 仿真工具:Vivado自带仿真器二.引言在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理.而在实际项目中,一种比较精确的处理方式就是先对截位后的数据进行四舍五入(round),如果在四舍五入的过程中由于进位导致数据溢出,那么我们一般会对信号做饱和(saturation)处理.所谓饱和处理就是如果计算结果超出了…

Verilog对数据进行四舍五入（round）与饱和（saturation）截位

转自https://www.cnblogs.com/liujinggang/p/10549095.html 一.软件平台与硬件平台软件平台: 操作系统:Windows 8.1 64-bit 开发套件:Vivado2015.4.2 Matlab2016a 仿真工具:Vivado自带仿真器二.引言在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理.而在实际项目中,一种比较精确的处理方式就是先对截位后的数据进行四舍五入(round),如果在四舍五入的过程中由于…

vivado2015.4 simulator 存储所有信号到 .wdb 文件并打开波形文件查看波形

OS WIN7vivado 2015.4vivado自带的仿真器 vivado project 包含一个block design, block design 中包含AXIPCIE, MIG, INTERCONNECTOR, 第三方IP,AXI APB BRIGE 仿真并保存所有信号到wdb文件的步骤:1, simulation setting:vivado simulator, 仿真时间设置为10ns2, run simulation3,开始仿真时会弹出behavior simulation窗口…

【原创】关于$test$plusargs和$value$plusargs的小结【SystemVerilog/Verilog】

[原创]关于$test$plusargs和$value$plusargs的小结 Abtract $test$plusargs和$value$plusargs作为进行Verilog和SystemVerilog仿真运行时调用的系统函数,可以在仿真命令直接进行赋值,并且不局限于不同仿真器对于参数在仿真命令中定义格式不同的限制,也避免了调换参数带来的频繁编译等问题.使用这两条函数对于搭建测试平台有一定的便利,同时对于理解Factory中用例是如何传递进Proxy Class有一定的帮助. 本文将对$te…

MDK stm32 仿真

直接选择simulator,仿真时报错 *** error 65: access violation at 0x40021000 : no 'read' permission 修改系统配置,原配置如下 CPU DLL默认为SARMCM3.DLL,经查找Keil的安装目录下没有SARMCM4.DLL的文件,基本判定目前暂不支持…………,白忙活了…… 麻烦可能有用的方法: http://www.mesnet.com.cn/fileup/HTML/20131007.shtml…

Verilog HDL设计规范及经验谈（转载）

1. 规范很重要工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的.逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了:如果一个项目做了一半一个人走了,接班的估计得从头开始设计:如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性.在逻辑方面,我觉得比较重要的规范有这些: (1) 设计必须文档化要将设计思路,详…

verilog学习五点经验分享

1.规范很重要工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的.逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了:如果一个项目做了一半一个人走了,接班的估计得从头开始设计:如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性. 在逻辑方面,我觉得比较重要的规范有这些:1.设计必须文档化.要将设计思路,详细实现等写入文档,然后经过严…

用Python写Verilog(非HLS)

https://blog.csdn.net/qq_32010099/article/details/81197171 前段时间玩Python的时候好奇, 既然Python这么强大, 那么能不能用Python来写Verilog呢?然后就上Bing搜了一下, 发现了MyHDL这个Python的扩展包, 似乎真的可以用Python来写Verilog, 已经有牛人把这个轮子造出来了. 略作了解后发现, MyHDL不是高层次综合, 它实际上是用Python的一些功能实现了一个Verilog仿真器, 能对用…

中国澳门sinox很多平台CAD制图、PCB电路板、IC我知道了、HDL硬件描述语言叙述、电路仿真和设计软件，元素分析表

中国澳门sinox很多平台CAD制图.PCB电路板.IC我知道了.HDL硬件描述语言叙述.电路仿真和设计软件,元素分析表,可打开眼世界. 最近的研究sinox执行windows版protel,powerpcb,autucad,认为非常麻烦.转念一想,sinox以下事实上也有非常多辅助设计软件可用,但是大家并不知道. 于是花了不少时间逐个研究,最终发现sinox以下有非常多功能强大的2d,3d CAD制图软件,pcb电路板. IC集成电路设计软件.以及电子信号仿真模拟软件. 如此也能做到.为何要去…

IUS database

仿真中的database主要存放关于signal transition以及时间点的信息. IUS中的的database包括: 1) SHM, Verilog/VHDL/mixed-language的database 2) VCD/EVCD, Verilog/VHDL/mixed-language的database Simulator的启动方式有两种: 1)Multi-step, ncvhdl [options] vhdl_source_files ncvlog [options] verilog…

modelsim脚本文件的编写

第一章 ModelSim介绍本指南是为 ModelSim5.5f版本编写的,该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中.本指南覆盖了VHDL和Verilog模拟仿真,但是你在学习过程中会发现对于单纯的HDL设计工作而言,它是一个很有用的参考.ModelSim具备强大的模拟仿真功能,在设计.编译.仿真.测试.调试开发过程中,有一整套工具供你使用,而且操作起来极其灵活,可以通过菜单.快捷键和命令行的方式进行工作.ModelSim的窗…

Chisel实验笔记（四）

在<Chisel实验笔记(二)>中.通过编写TestBench文件,然后使用Icarus Verilog.GtkWave能够測试,查看相关波形.比較直观,在<Chisel实验笔记(三)>直接对得到C++模拟器进行測试.也能够得到測试结果,实际上对C++模拟器进行測试也能够同一时候得到vcd文件,从而使用GtkWave查看波形,得到直观的结果. 本文就介绍了这个过程. 为了得到相应的vcd文件,须要对<Chisel实验笔记(三)>中的代码做一处改动: 在main方法的ma…

Testbench学习笔记

Testbench学习笔记(一) 书写testbench是数字电路设计中不可或缺的一项设计方法,主要是提供的是激励.尽管现在各种开发工具都通过绘制波形图的方法生成测试激励,测试书写的代码,但是其不可移植性,不可通用性,还有有些功能无法是实现,如监视变量的值的变化,显示数据的状态等. 一个完整的testbench包含下列几个部分: (1)module的定义,一般无输入输出端口. (2)信号的定义,定义哪些是你要输入,输入的定义为reg类型,输出的定义为wire型 (3)实例化待测试的模块 (4)提…