CPF从Front-end到Back-end(RTL--GDSII)的整个流程: 1)Creating a CPF file:来在前端就建立lower power的规范. 2)检查CPF文件的正确性,用形式验证工具检查一些实现上有没有问题,比如missing isolation or level shifter. 3)做RTL verification with cpf:比如在PSO中,需要确认系统可以正确的关闭,再重新start.此时corresponding control signal并不…

CPF文件可以有两种组织方式:Flat CPF file or Hierarchical CPF file. 由于在大型的SoC设计中,一般都采用Hierarchical的形式,所以本文主要按这个方式来讲. Hierarchical CPF file:一般定义多个CPF file,通过include来组织起来, 可以分为Top_file:定义一个CPF_MODE变量来选择各个子CPF file,从而适用在FE-BE的flow中. xxx_domain.cpf:定义各个power domain,如…

常用的一些Lower Power的策略: 1)Clock tree optimization and clock gating:在正常情况下clock信号会一直toggle at the maximum rate and capacitive loads, 所以当在block level引入 clock gating 后,可以极大的减少动态功耗. 2)Operand Isolation:同样,在数据通道(datapath)引入使能信号,在disable的时候,将数据通道的输入force为一个co…

CPF(Common Power Format):cadence推出的一种在设计中描述低功耗设计的文件.完全按Tcl的语言格式来定义. CPF文件在整个前端后端的过程中,需要的部分不一样,所以CPF文件可以随着流程一步步的更新. 一个CPF文件可以分为两部分内容:工艺相关的信息(technology-related)和设计相关的信息(design-related). CPF要求顶层模块必须设置为default power domain,其他的instances 再按设计进行设置.同样也必须有一个…

在IP的实现过程中,考虑lower power部分进行设计: 1)Partition the design来满足lower power的一些strategies,尤其是power gating和clock gating. 2)为power gating增加额外的逻辑. 3)设计clock和reset的strategy来配合lower power设计. lower power memory可能需要好多mode:normal operating mode,retention mode,power o…

1 CPF The Common Power Format is a standard promoted by the Low Power Coalition at Si2. CPF is also a TCL-based language that operates on specification objects and the design objects. A design object is a module, instance, net, pin or port as they app…

在一个cell library中,比较重要的是cell height,cell height由tracks来决定,track表示一个metal线的pitch. 一个cell通常被做成一定数量的tracks,主要由timing和routing来进行优化. 1)Tall track height library可以支持复杂的routing,更大的drive strength,但是leakage和area较大. 适用于perormance要求比较大的地方.一般会有11-12track. 2)low-t…

Pswitch = Ceff * Vvdd^2*Fclk, Pshort-circuit = Isc * Vdd * Fclk, Pleakage = f(Vdd, Vth, W/L) 尽管对电压的scaling,可以以平方的关系减小dynamic/leakage power,但是voltage的scaling会影响gate delay, setup/hold timing,memory access time scale. voltage 的dynamic scaling,在processor…

power domain:一个逻辑的集合体,包含power supply的一些信息.建立在FE. voltage area:chip上的一块物理区域.可以看作power domain的物理实现. Level shift,isolate cell,retention register的插入,越早越好,这样他们对timing和physical design的 影响,能更早的可见,CTS和DFT应该是对power已知的. Power Intent描述设计中的power domain,level shi…

针对lower power的验证,由cpf/upf来建模,包括: 1)power gating的功能模型(在power gate之后将output force为x) 2)isolation功能模型: 3)save和restore的功能模型: 4)power gating/retention/reset的sequence功能模型: Power Gating对DFT设计的要求: 1)test power switching network的行为正确: 2)test shutdown,isolatio…