连续分段累计器FPGA实现的探讨

如题,并串转换时FPGA设计里,一个很常用的模块,这里有一个小的探讨. 一般情况下我们可以使用一个计数器与数据选择器进行并串转换,如下图的的结构.这个结构通过计数器不断的改变数据选择器的地址端,从而使并行输入的数据,串行的输出. 这种结构,比较简单,不过有一个问题就是当数据选择器的输入端多了之后从DIN到DOUT的电路级数会增加,时间延迟比较大. 下面是一种改进型: 由,由二选一的数据选择器和寄存器,通过类似移位寄存器的方式进行并串转换. 我们很明显看出来,无论输入的数目为i多少,路径延迟为一个…

可参数化的带优先级的数据选择器的FPGA实现方式探讨

在FPGA设计中,大部分情况下我们都得使用到数据选择器.并且为了设计参数化,可调,通常情况下我们需要一个参数可调的数据选择器,比如M选1,M是可调的参数. 如果,数据选择器是不带优先级的,我们可以使用 verilog VHDL中的二维数组进行设计例如,这样综合编译器也是可以正确生成对应的电路. :] din [:]; assign dout = din[sel]; 当我们,需要设计一个参数化的数据选择器时呢?我们该如何设计呢? 一.当然我们可以通过嵌套if来实现,假设我们的多路选择器,在某些情…

转载论文关于fir滤波器的fpga实现

摘要本文讨论的FIR滤波器因其具有严格的线性相位特性而得到广泛的应用.在工程实践中,往往要求信号处理具有实时性和灵活性,本论文研究FIR的FPGA解决方案正体现了电子系统的微型化和单片化. 本论文主要讨论了以下的问题: 首先,以FIR滤波器的基本理论为依据,研究适应工程实际的数字滤波器的设计方法,确定了直接型网络结构.窗函数设计法的设计方案: 然后,讨论了FPGA的原理与结构特点,总结FPGA的设计流程与设计原则,并用Verilog HDL语言根据设计方案编写出FIR滤波器程序: 接着,采用…

FPGA的JTAG下载问题

前两天做一个工频信号源项目,连续出现两块FPGA板JTAG编程failed现象,不知道原因.网上搜索了下,有帖子说如果是JTAG损坏了,用表笔打TCK,TMS,TDI,TDO,看是否存在和GND短接,若短接就说明下载口损坏了.不清楚这个是否要上电后再检测,断电时用表笔打了下,没有短接现象.还看到帖子说可以恢复损坏的JTAG,http://blog.sina.com.cn/s/blog_68f909c301015tqu.html 最近太忙了,等有时间了再试试.…

我的 FPGA 学习历程（10）—— 实验：数码管驱动

根据黑金 AX301 手册,数码管位选信号命名为 SEL[5:0],其中 SEL[5] 对应最左边的数码管,而SEL[0] 对应最右边数码管:作为约定,在下面的描述中我们对应的称之为数码管 5 和数码管 0.数码管的段选信号被命名为 DIG[7:0]:DIG[7] 为小数点 DP,DIG[6] 为数码管 g 段,DIG[0] 为 a 段,其他类推即可. 由于数码管的段选信号是共用的,理论上是不可能同时显示六个不同字符的,但由于人眼的视觉残留现象,只要我们很快的依次显示每一个数字,就可以欺骗人眼达…