学习FPGA,一点小小的 建议或者总结分享. 语法层面搞懂阻塞和非阻塞语句,以及Verilog语言的时序描述方法,把自己想象成编译器,尝试去编译自己写的Module,不断总结自己设计的逻辑会综合出怎么样的电路. 搞明白同步和异步,最后,一定要熟练地掌握状态机的设计.这是最初级也是最基本的要求. 有人说语法太简单了,这是非常片面的说法,或者非常浅显的说法,虽然verilog类似C语言,但本质上区别很大.Verilog语言并不简单,尤其Module之间时序不能同步,本该同相的信号输出有相位差的时候,…