实验现象: iCore1s 双核心板上与FPGA相连的三色LED(PCB上标示为FPGA·LED),按键按下红灯点亮,松开按键红灯熄灭. 核心源代码: module KEY( input CLK_12M, input FPGA_KEY, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //----------------------rst_n-----------------------// //产生复位信号 reg rst_n;…

实验现象: 通过FPGA 的一个I/O 口连接LED:设定I/O 为输出模式.内部乘法器完成乘法计算后改变输出LED 的状态(红色LED 闪烁). 核心代码: module MULT( input CLK_12M, output FPGA_LEDR ); //------------------rst_n-------------------------// :]cnt_rst; reg rst_n; always@(posedge CLK_12M) //产生复位信号 begin 'd15) b…

实验现象: 核心代码: int main(void) { int i,n; ]; ]; HAL_Init(); system_clock.initialize(); led.initialize(); usart1.initialize(); i2c.initialize(); usart1.printf("Hello! I am iCore1S!\r\n"); //´®¿Ú1Êä³ö ) { if(usart1.receive_ok_flag) { //½ÓÊÕÍê³É usart1…

实验现象: 核心代码: int main(void) { int i,n; ]; ]; HAL_Init(); system_clock.initialize(); led.initialize(); usart1.initialize(); spi.initialize(); usart1.printf("Hello! I am iCore1S!\r\n"); ) { if(usart1.receive_ok_flag) { usart1.receive_ok_flag = ; ;i…

实验现象: 核心代码: module single_port_ram( input CLK_12M, input WR, input RD, input CS0, inout [:]DB, input [:]A, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //----------------------------pll-------------------------------// /*实例化MY_PLL模块,输出48M时…

实验原理: STM32F103上自带FMC控制器,本实验将通过FMC总线的地址独立模式实现STM32与FPGA 之间通信,FPGA内部建立RAM块,FPGA桥接STM32和RAM块,本实验通过FSMC总线从STM32向 RAM块中写入数据,然后读取RAM出来的数据进行验证. 核心代码: int main(void) { int i; unsigned short int fsmc_read_data; HAL_Init(); system_clock.initialize(); led.init…

实验现象: 核心代码: module DUAL_PORT_RAM( input CLK_12M, inout WR, input RD, input CS0, :]A, :]DB, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //-------------------------------rst_n---------------------------------// reg rst_n; :]cnt_rst; always@…

实验现象: 程序下载成功后,程序中的计数器开始计数,每次计满后,计数器清零,三色LED中红色LED的状态反转.可以看到,红色LED以一定的时间间隔闪烁. 核心源代码: //--------------------Module_counter------------------// module counter( input clk_12m, output fpga_ledr ); //-----------------------rst_n------------------------// r…

核心代码: //--------------------Module_Signal_TapII-------------------// module Signal_TapII( input CLK_12M, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //--------------------------rst_n--------------------------// reg [:]cnt_rst = 'd0; reg r…

核心代码: module FSM( input CLK_12M, input FPGA_KEY, output FPGA_LEDR, output FPGA_LEDG, output FPGA_LEDB ); //----------------------state--------------------// parameter state_RST = 'd0; //灯熄灭 parameter state_LEDR = 'd1; //红灯亮 parameter state_LEDG = 'd2…