dda的fpga实现（转载）

The general approach using DDAs will be to simulate a system of first-order differential equations, which can be nonlinear. Analog computers use operational amplifiers to do mathematical integration. We will use digital summers and registers. For any…

优化基于FPGA的深度卷积神经网络的加速器设计

英文论文链接:http://cadlab.cs.ucla.edu/~cong/slides/fpga2015_chen.pdf 翻译:卜居转载请注明出处:http://blog.csdn.net/kkk584520/article/details/47450159 [0. 摘要] CNN已经广泛用于图像识别,因为它能模仿生物视觉神经的行为获得很高识别准确率.最近,基于深度学习算法的现代应用高速增长进一步改善了研究和实现.特别地,多种基于FPGA平台的深度CNN加速器被提出,具有高性能.可重配置…

【转载】FPGA算法映射要点

近期一直在学习利用FPGA完成算法的定点运算,转载些相关的博客方面回顾查找.本博文原文链接为:https://blog.csdn.net/u013989284/article/details/78998035 将图像处理的算法转换为FPGA系统设计的过程称为算法映射,CPU并行算法的实现与FPGA并行算法的实现是有一定区别的. 1.算法系统结构图像处理算法主要有两种设计结构:流水线结构和并行阵列结构. 1.1 流水线结构在我看来,流水线结构和我们之前所理解的CPU的串行结构还是有一定区别的…

FPGA功耗那些事儿（转载）

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的.笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅,还是第一次正视功耗这码事儿,由于项目时间比较紧,而且xili…

FPGA静态时序分析——IO口时序（Input Delay /output Delay）（转载）

转载地址:http://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.html 1.1 概述在高速系统中FPGA时序约束不止包括内部时钟约束,还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛.因此,FPGA时序约束中IO口时序约束也是一个重点.只有约束正确才能在高速情况下保证FPGA和外部器件通信正确. 1.2 FPGA整体概念由于IO口时序约束分析是针对于电路板整个系统进行时序分析,所以FPGA需要作为一个…

[转载]克服FPGA I/O引脚分配挑战--xilinx系列

转载走,放到自己的分类中好了原文地址:I/O引脚分配挑战--xilinx系列">克服FPGA I/O引脚分配挑战--xilinx系列作者:方槍槍 http://www.eefocus.com/lubee/blog/2012-05/205849_34433.html 对于需要在PCB板上使用大规模FPGA器件的设计人员来说,I/O引脚分配是必须面对的众多挑战之一. 由于众多原因,许多设计人员发表为大型FPGA器件和高级BGA封装确定I/O引脚配置或布局方案越来越困难. 但是组合运用多种智能…

【转载】FPGA功耗的那些事儿

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的. 笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右, 有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利, 导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地, 因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅, 还是第一次正视功耗这码事儿,由于项目时间比较紧,而…

【转载】FPGA静态时序分析——IO口时序

转自:http://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.html 1.1 概述在高速系统中FPGA时序约束不止包括内部时钟约束,还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛.因此,FPGA时序约束中IO口时序约束也是一个重点.只有约束正确才能在高速情况下保证FPGA和外部器件通信正确. 1.2 FPGA整体概念由于IO口时序约束分析是针对于电路板整个系统进行时序分析,所以FPGA需要作为一个整体…

【转载】如何在FPGA设计环境中添加加时序约束

转自:http://bbs.ednchina.com/BLOG_ARTICLE_198929.HTM 如何在FPGA设计环境中加时序约束在给FPGA做逻辑综合和布局布线时,需要在工具中设定时序的约束.通常,在FPGA设计工具中都FPGA中包含有4种路径:从输入端口到寄存器,从寄存器到寄存器,从寄存器到输出,从输入到输出的纯组合逻辑. 通常,需要对这几种路径分别进行约束,以便使设计工具能够得到最优化的结果.下面对这几种路径分别进行讨论.从输入端口到寄存器:这种路径的约束是为了让FPGA设计…

FPGA设计思想与技巧（转载）

题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢.这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的. 1.硬件设计基本原则 (1).速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约:反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那…

【转载】FPGA 中的latch 锁存器

以下这篇文章讲述了锁存器的一些概念和注意事项.原文标题及链接: FPGA 中的latch 锁存器 - 快乐至永远上的博客 - 与非博客 - 与网 http://www.eefocus.com/liuyuxue/blog/13-11/300280_d7008.html 一直都知道fpga中有latch这么一回事,但是一直都不太清楚到底什么是锁存器,它是怎么产生的,它到底和寄存器有多少区别,它怎么消除.为什么说他不好? 一,是什么锁存器是一种在异步时序电路系统中,对输入信号电平敏感的单元,用来存储…

【转载】FPGA算法设计随笔

FPGA设计算法依次需要完成MATLAB浮点仿真 MATLAB定点仿真 verilogHDL定点运算以及数据对比的流程.其中浮点到定点的转换尤为重要,需要在数据表示范围和精度之间做出权衡.另外掌握定点运算规则是硬件实现算法的前提.这篇博文介绍了在用FPGA设计实现算法中的一些基础知识,比较全面. 介绍 FPGA是纯粹的硬件设计,当进行算法设计时,Verilog综合后的就是硬件逻辑电路.因此,进行算法设计时,算法设计中需要表示的数字用到的小数.符号.无穷大.整数.浮点数等等对应硬件来说都是一串0和…

xilinx和altera的fpga的不同之处！----如果不知道，你将为之付出代价！ --转载

本人从2004年接触fpga开始,至今已经8年了.开发过altera的flex系列和cyclone3系列:开发过xilinx的vii和v5系列.下面谈谈本人对二者的一些不同,以便引起开发者对一些细节上的注意,免得为之付出代价,再走弯路!(1)altera的任意一个管脚都可以连接到这样的sig信号上always @ (posedge(sig)) ……:但是xilinx的fpga不能,只有clk信号才能够分配这样的信号.本人最早使用a公司flex系列的fpga,当fpga和dsp的emif连接时,为…

转载：关于JESD204B转换器与FPGA匹配的设计关键点

http://www.dzsc.com/data/2014-11-27/107442.html 随着更多的模数转换器(ADC)和数模转换器(DAC)支持最新的JESD204B串行接口标准,出现了FPGA与这些模拟产品的最佳接口方式问题.FPGA供应商多年来一直支持千兆串行/解串(SERDES)收发器.然而在过去,大多数ADC和DAC不能通过这些高速串行接口进行配置,就是说FPGA与转换器无法与任何常用标准接口,利用高串行-解串(SERDES)带宽. JESD204B接口针对支持更高速转换器不断增…

【转载】 Jointwave零延时视频传输for FPGA/ASIC进入军工领域

半导体知识产权H.264/H.265 硅IP核供应商Jointwave公司的发布了一系列视频编解码RTL IP核,已经成功应用于军事工业领域的指挥作战,无人机UAV控制,航空和航天摄像机,视频记录黑匣子等应用这些IP核对应技术特性如下:第一个特性是视频编码器和视频解码器配合工作可实现零延时视频传输系统,也只有实现了零延时才能应用到军事指挥作战和UAV & Avionics控制领域.第二特性是视觉无损,1路高清画面1080P@60FPS无压缩数据量是3Gbps,采用H.264 Intra onl…

FPGA/SOPC学习转载

转自小時不識月http://www.cnblogs.com/yuphone/archive/2010/08/27/docs_plan.html 新网址为:http://andrewz.cn [连载计划][大家一起学FPGA/SOPC] 说明未完成的文档,没有链接. 感言大量反馈表明:许多FPGA初学者,在学习进程中,刚开始大多是激情万丈,但是倘若是长期不得入门要领,有一些人便会逐渐丧失学习FPGA的兴趣和信心.这是为什么呢?究其原因,不外乎以下几点: 目前市面上FPGA开发板的销售厂商数量众…

fpga配置过程（转载）

fpga 配置时序图如下 1.FPGA器件有三类配置下载方式:主动配置方式(AS)和被动配置方式(PS)和最常用的(JTAG)配置方式. AS 由FPGA器件引导配置操作过程,它控制着外部存储器和初始化过程,EPCS系列.如EPCS1,EPCS4配置器件专供AS模式,目前只支持 Stratix II 和Cyclone系列.使用Altera串行配置器件来完成.Cyclone器件处于主动地位,配置器件处于从属地位.配置数据通过DATA0引脚送入 FPGA.配置数据被同步在DC…

转载 fpga中 restoring 和 non-restoring 除法实现。

对于non-restoring方法,主要是用rem和den移位数据比较,rem_d长度为den+nom的总长,den_d长度为den+nom的总长度,rem_d的初始值为{{d_width{1'b0}},nom};den_d的初始值为{1'b0,den,{(n_width-1){1'b0}}}.每次比较,移位同时进行. 除法运算也是数字信号处理中经常需要使用的.在FPGA设计中,通常为了简化算法,通常将除法近似为对数据进行移位操作即除数是2的整数次幂,因为在FPGA中进行移位很容易,比如右移2位…

转载论文关于fir滤波器的fpga实现

摘要本文讨论的FIR滤波器因其具有严格的线性相位特性而得到广泛的应用.在工程实践中,往往要求信号处理具有实时性和灵活性,本论文研究FIR的FPGA解决方案正体现了电子系统的微型化和单片化. 本论文主要讨论了以下的问题: 首先,以FIR滤波器的基本理论为依据,研究适应工程实际的数字滤波器的设计方法,确定了直接型网络结构.窗函数设计法的设计方案: 然后,讨论了FPGA的原理与结构特点,总结FPGA的设计流程与设计原则,并用Verilog HDL语言根据设计方案编写出FIR滤波器程序: 接着,采用…

转载FPGA学习之内嵌乘法器调用

补充一点,除法的时候如果直接a/b那么就会调用lpm模块,不管输入是否是常数,乘法的时候输入都是reg型变量会调用硬件乘法器,有一个是常数就会调用lpm模块. 上课的时候一直听老师说真正实践的时候你别想着要自己写一个乘法器,那样子做的孩子是笨蛋. 不管老师说得对不对,总之,既然FPGA内部有硬件乘法器那么为啥不直接使用呢,而且在写verilog使用是非常简单的,只是用个*号就轻易搞定. 只要所使用的FPGA内嵌有乘法器,则综合软件在综合的时候就会自动帮你调用乘法器实现. 下面是一段简单代码: m…

FPGA设计中的电源管理(转载）

过去,FPGA设计者主要关心时序和面积使用率问题.但随着FPGA不断取代ASSP和ASIC器件,设计者们现正期望能够开发低功耗设计,在设计流程早期就能对功耗进行正确估算,以及管理和对与FPGA相关的各种内部电压及I/O电压排序.电源管理已成为FPGA设计者的一个重要考虑因素,特别是在设计便携式.电池供电的产品时.通过功率监控设计技术能够减少功耗.增强可靠性.降低生产成本,并减少对电源和冷却的要求.设计者可能会面临的与FPGA电源相关的主要问题如下:系统级电源要求是什么?将要消耗多少电流?要求多大…

转载--关于FPGA设计数字信号处理电路的心得

FPGA使用的越来越广泛,除了可用于设计控制电路以为,数字信号处理电路更是FPGA的强项和难点.个人可以说才刚刚入门FPGA设计,也做过一些数字信号处理方面的电路设计,记录下个人心得体会. (一)善用MATLAB来为设计做充分的准备和验证. 在学习EDA课程的时候,我们往往都是按照要求,直接打开QuartusII,噼里啪啦开始疯狂敲代码,然后仿真——不对——再改再仿真——还不对——再改直到仿真结果正确为止.不错,这的确是人们先入为主的一种方法.但这只是我们学习HDL语言,学习使用开发工具时候比较…

(转载)Quartus II中FPGA的管脚分配保存方法(Quartus II)

一.摘要将Quartus II中FPGA管脚的分配及保存方法做一个汇总. 二.管脚分配方法 FPGA 的管脚分配,除了在QII软件中,选择"Assignments ->Pin"标签(或者点击按钮) ,打开Pin Planner,分配管脚外,还有以下2种方法. 方法一:Import Assignments 步骤1: 使用记事本或类似软件新建一个txt文件(或csv文件),按如下格式编写管脚分配内容(不同的开发版,其内容也不同,本文以我使用的DIY_DE2开发板为范例).[这种方式…

011 FPGA千兆网TCP通信【转载】

一.LWIP 首先通过上面的简单分析,我们应该很清楚一件事:TCP协议很复杂,光握手过程就需要"三次握手.四次挥手"的复杂过程,不是特别适合FPGA的纯逻辑实现,因为用FPGA实现以太网通信的主要目的就是进行低延时的传输数据,而一旦设计规模达到一定量级,FPGA实现通信的优势便不复存在,转而体现出"性价比"低的劣势. 难道利用TCP协议进行通信就不可实现吗?答案当然是否.因为现在各大厂商都会在自己芯片内部增加软核和硬核,而利用软核和硬核来实现以太网通信也是目前使用比…

012 基于FPGA的网口通信实例设计【转载】

一.网口通信设计分类通过上面其他章节的介绍,网口千兆通信,可以使用TCP或者UDP协议,可以外挂PHY片或者不挂PHY片,总结下来就有下面几种方式完成通信: 图8‑17基于FPGA的网口通信实例设计分类说明: 1.外挂PHY也可以实现光通信,这里为了和不外挂PHY进行区分,所以就不进行演示: 2.这里的TCP协议都不是用硬件语言实现的,因为本人觉得,利用FPGA进行通信的主要目的就是进行高速传输,TCP协议的复杂程度通过上面分析大家应该会了解,单纯论代码量来说就应该是UDP协议的几倍,如果你…

010 FPGA千兆网UDP通信【转载】

一.以太网帧格式图8‑12以太网帧格式表8‑5以太网帧格式说明类别字节数说明前导码(Preamble) 8 连续 7 个 8'h55 加 1 个 8'hd5,表示一个帧的开始,用于双方设备数据的同步: 目的 MAC 地址 6 存放目的设备的物理地址,即 MAC 地址源 MAC 地址 6 存放发送端设备的物理地址类型 2 用于指定协议类型: 0800: IP 协议: 0806: ARP 协议: 8035: RARP 协议: 数据 46~1500 最少 46 字节,不足需要补全 46…

009 FPGA实现网口通信的几种方式【转载】

从硬件上来说,一般PHY芯片为模数混合电路,负责接收电.光这类模拟信号,经过解调和A/D转换后通过MII接口将信号交给MAC芯片进行处理.一般MAC芯片为纯数字电路. 物理层定义了数据传送与接收所需要的电与光信号.线路状态.时钟基准.数据编码和电路等,并向数据链路层设备提供标准接口.物理层的芯片称之为PHY. 下图为RTL8211的原理框图,详细的数据手册链接如下: http://download3.dvd-driver.cz/realtek/datasheets/pdf/rtl8211e(g)…