源:流水线技术原理和Verilog HDL实现 所谓流水线处理,如同生产装配线一样,将操作执行工作量分成若干个时间上均衡的操作段,从流水线的起点连续地输入,流水线的各操作段以重叠方式执行.这使得操作执行速度只与流水线输入的速度有关,而与处理所需的时间无关.这样,在理想的流水操作状态下,其运行效率很高.   如果某个设计的处理流程分为若干步骤,而且整个数据处理是单流向的,即没有反馈或者迭代运算,前一个步骤的输出是下一个步骤的输入,则可以采用流水线设计方法来提高系统的工作频率.   下面用8位全加器…

所谓流水线处理,如同生产装配线一样,将操作执行工作量分成若干个时间上均衡的操作段,从流水线的起点连续地输入,流水线的各操作段以重叠方式执行.这使得操作执行速度只与流水线输入的速度有关,而与处理所需的时间无关.这样,在理想的流水操作状态下,其运行效率很高.  如果某个设计的处理流程分为若干步骤,而且整个数据处理是单流向的,即没有反馈或者迭代运算,前一个步骤的输出是下一个步骤的输入,则可以采用流水线设计方法来提高系统的工作频率.  下面用8位全加器作为实例,分别列举了非流水线方法.2级流水线方法和4…

1 前言 在 前面的博客  CRC校验原理和verilog实现方法(一)  中,介绍了CRC校验的原理和手动计算过程.本文说一下我在学习CRC校验FPGA实现的一点心得体会. 2 线性反馈移位寄存器 线性反馈移位寄存器简称LFSR,用于产生可重复的伪随机序列,也可用来实现CRC校验.LFSR主要由触发器(寄存器).异或门以及反馈线路组成. 已知多项式,其中gn~g0 是系数,g0取值为1,其他系数可以是0或1.该多项式用二进制表示为,用LFSR表示为: 或者表示为: 第一种表示法为伽罗瓦LFSR…

1.CRC简介 CRC全称循环冗余校验(Cyclic Redundancy Check, CRC),是通信领域数据传输技术中常用的检错方法,用于保证数据传输的可靠性.网上有关这方面的博客和资料很多,本文尽量简洁的梳理一下它的原理.后面还会结合自己的实践经验(不多),说一说如何使用verilog语言在FPGA中做CRC校验.感兴趣的朋友可以关注我后续的更新,一起交流学习! CRC校验的基本思路是数据发送方发送数据之前,先生成一个CRC校验码,这个校验码可以是单bit也可以是多bit,并附在有效数据…

1 代码生成 verilog实现CRC校验,可以充分发挥FPGA的硬件特性,即并行运算的能力. 具体实现方式,可以参考我上一篇博客,关键是用线性反馈移位寄存器表示出多项式,另外注意校验数据高位在先.然后根据电路结构推导出逻辑表达式,再转换成verilog就行了. 更高效的方法是利用现成的代码生成工具,例如附件的链接1,就是一种在线的CRC校验代码生成工具. 2 修改移植 我这里用代码生成工具生成多项式为x^4 + x^1 + 1,即CRC-4/ITU校验模型,校验输入数据位宽为4bit的CRC代…

一.准备工作 先看看书(<计算机原理与设计 Verilog HDL版>),搞懂一点原理.然后照着书上的代码写一写(用8.4的就可以了,不用8.6的). 注意mux2x32,mux4,cla32等可以用单周期的mux,alu. (cla32就是个加法器,) 然后dffe32在书上前几章也有. pipeimem即为im指令存储器,可以套用单周期的IM. pipemem是数据存储器,可以套用单周期的dm regfile 可以套用单周期的RF. alu可以完全套用单周期的alu.pipecu中的alu…

[连载] FPGA Verilog HDL 系列实例 Verilog HDL 之 步进电机驱动控制 步进电机的用途还是非常广泛的,目前打印机,绘图仪,机器人等等设备都以步进电机为动力核心.那么,下面我们就了解下什么是步进电机,它是怎么控制的. 一.步进电机相关知识简介 1.步进电机概述 步进电机是一种能够将电脉冲信号转换成角位移或线位移的机电元件,它实际上是一种单相或多相同步电动机.单相步进电动机有单路电脉冲驱动,输出功率一般很小,其用途为微小功率驱动.多相步进电动机有多相方波脉冲驱动,用途很广…

消失了好久,没有写文章,也没有做笔记,因为最近再赶一个比赛,时间很紧,昨天周六终于结束了,所以趁着周末这会儿有时间,写点东西,记录下来.首先我学习FPGA才一年多,我知道自己没有资格谈论一些比较深层次的问题,对于这个行业来说可能我才是一直脚踩在门外面.所以这篇文章是写给一些刚开始学习FPGA.Verilog HDL的同学,我看过一些大神写的代码,然后尽量模仿大神写法,经过好几个大神的影响和自己的习惯摸索,最终算是总结出了一套自己的代码书写风格,当然我的代码风格还是一直在进化中.现在将自己的一些经…

Sublime Text 2 和 Verilog HDL Date  Fri 04 July 2014 Tags Sublime Text / Vivado Sublime Text 代码编辑器之于程序员,就如同剑之于战士.程序员关于代码编辑器的争论从来就没有停止过,每个程序员都有自己熟悉的编辑器,他们热爱自己的 “武器”,甚至可以形成 “宗教”,比如 Vim 和 Emac 的战争. 如今,这个无休止的争论中要加入一个新成员了,她就是 Sublime Text .其实她也不是 “新” 成员了,早…

  乘法器如果直接用*来实现的话,会消耗很多的资源.所以有了串行和并行两种实现思路.用串行的话,8位一般会有8位以上的延迟,但是消耗的资源是最少的.低速数据处理比较适合.并行也就是流水线方法,以时间换资源,消耗的时间很少,但是消耗的片内资源比较多.对于高速信号处理一般调用d内嵌的硬核dsp实现.   乘法器的Verilog HDL实现   1. 串行乘法器两个N位二进制数x.y的乘积用简单的方法计算就是利用移位操作来实现. ? 1 2 3 4 5 6 7 8 9 10 11 12 13 14 1…