4-16译码器学习记录 模块文件 1 module decoder_4_16( 2 a, 3 b, 4 c, 5 d, 6 out, 7 ); 8 input a; 9 input b; 10 input c; 11 input d; 12 output reg [15:0]out;//同时定义了out的长度,输入输出类型和数据类型,注意[15:0]长度放在名字前面,且从大到小. 13 14 always@(*)begin//等价于always({a,b,c,d}) *号表示所有输入信号,不包括…