DDS原理 直接数字式频率合成器(Direct Digital Synthesizer) 频率计算公式 Fout = FW * Fclk / 2^N Fout 输出频率, Fw 频率控制字, N 位数 精度 Fclk / 2^N 设计思路 设置一个计数cnt作累加,Fw频率控制字,作为计数步长. 时钟clk下,cnt <= cnt + Fw. 设输入时钟是100mHz,目标Fo为115200Hz,计数器为32位,据上面的公式可以得出 Fw = Fo * 2^32  /  Fc = 115200…

###### [该随笔部分内容转载自小梅哥]       ######### 一.FPGA学习路线 工具使用 -> 语法学习 -> 逻辑设计 -> IP使用 ->接口设计 -> 时序分析 -> 片上系统 1.工具使用 Altera:Quartus II Xlinx: Vivado 2.语法学习 Verilog HDL(FPGA设计的是电路) 3. 逻辑设计 组合逻辑:多路选择器.加法器.译码器.乘法器 ······· 时序逻辑:计数器.分频器.移位寄存器.定时器 ···…

FPGA设计的是数字逻辑,在开始用HDL设计之前,需要先了解一下基本的数字逻辑设计-- 一门抽象的艺术. 现实世界是一个模拟的世界,有很多模拟量,比如温度,声音······都是模拟信号,通过对模拟信号进行约束,我们就会抽象出来高电平和低电平,也就是0和1,用来构建整个数字逻辑世界,这个约束就是电平规则约束,比如常见的有以下几种: 电平约束 VDD/VCC 0 1 CMOS 3~8V 0~0.3VDD 0.7~1VDD TTL 5V±5% 0~0.7 2.4~5 LVCMOS 3.3 0~0.9…

###### [该随笔部分内容转载自小梅哥]       ######### FPGA(Field-Programmable Gate Array,现场可编程门阵列),正如其名,FPGA内部有大量的可编程逻辑功能块,使用verilog HDL(硬件描述语言)实现设计. 玩过单片机的小伙伴刚接触FPGA可能会有点困惑,其实FPGA与单片机最大的区别就在于:FPGA设计的是电路,单片机设计的是程序.单片机只有一个CPU在工作时钟的驱动下顺序的执行程序(取指.译码.执行),所以工作速度较慢,而FPGA…

FPGA设计中,最重要的设计思想就是状态机的设计思想!状态机的本质就是对具有逻辑顺序和时序规律的事件的一种描述方法,它有三个要素:状态.输入.输出:状态也叫做状态变量(比如可以用电机的不同转速作为状态),输出指在某一个状态的特定输出,输入指状态机中进入每个状态的条件.根据状态机的输出是否和输入有关,可分为摩尔(Moore)型状态机和米勒型(Mealy)状态机:摩尔型状态机的输出只取决于当前状态,而米勒型状态机的输出不仅取决于当前状态,还与当前输入有关.通常,我们描述状态机有三种方法:状态转移图.…

一.时序设计 方法1.通过状态机来实现,通过verilog控制FPGA,让它该快的时候快,该慢的时候慢. 方法2.FPGA中运行CPU 把逻辑控制顺序复杂的事情用C代码来实现,而实时处理部分用verilog实现,并且verilog这部分可以被C代码控制.Xilinx的FPGA目前支持的CPU有Microblaze,ARM9,POWERPC,其中Microblaze是软核,其余的两款是硬核. (1)软核就是用代码实现的CPU核,配置灵活: (2)硬核就是一块电路,已经做好了,不能再发生变化: 软核…

很多做过单片机的朋友都知 道,我们在对MCU烧写完程序固件后,那么该程序固件就存储在了该MCU内部.即使MCU断电了再重新上电,程序也能继续运行.这是因为对MCU烧写固件 的实质就是将程序固件写入到MCU的片上程序存储器ROM中,而现代的大部分MCU这个ROM都是FLASH存储器.FLASH存储器能够掉电保持数据, 所以可以实现掉电程序不丢失.Altera或Xilinx的FPGA芯片,使用的是基于SRAM结构的查找表,而SRAM的一大特性就是掉电数据会丢失, 当我们使用JTAG将SRAM配置文件…

###### [该随笔中部分内容转载自小梅哥] ######### 独立按键消抖自古以来在单片机和FPGA中都是个不可避免的问题,首先,解释一下什么叫做按键抖动,如图,按键在按下和松开的那个瞬间存在大概20ms的机械抖动: 下面就是本篇的第一个重点 —— 什么时候需要按键消抖设计?如果是像复位按键这样,短时间内可以多次触发,就完全不需要设计消抖,但是如果是要设计按下按键使LED状态翻转,或者按下按键计数一次的话,就必须要设计消抖模块,否则就会带来不可预知的错误,因为在按下按键的那个时刻,可能已经…

用always@(posedge clk)描述        时序逻辑电路的基础——计数器(在每个时钟的上升沿递增1) 例1.四位计数器(同步使能.异步复位) // Module Name: counter_4bit // Description: 4bit异步复位同步使能二进制计数器 module counter_4bit( input clk, //系统时钟信号 input rst, //系统复位按键 input en, //计数器使能端 :]q //计数器计数值输出 ); //同步使能,异…

参考: [黑金原创教程][FPGA那些事儿-驱动篇I ]实验二:按键模块① - 消抖 源码如下: key_funcmod.v module key_funcmod(clk, rst, key, led, debug_led); input clk, rst, key; `define DEG `ifndef DEG :] led; `else :] led; `endif output reg debug_led; //`define DEBUG debug_led <= 1'b1; 'd500…

软件平台:win7(64bit) + Quartus II 9.1 (64-Bit) 硬件平台:东理电子Easy-FPGA Cyclone II EP2C5T114C8N 这个开发板买了很长时间了,买来后一直放那,下面来一个点灯的例子. 1. 实验任务 点亮发光二极管. 通过这个实验, 熟悉并掌握 CPLD/FPGA 开发软件 Quartus II 的使用方法和开发流程以及 Verilog HDL 的编程方法. 2. 实验环境 软件实验环境为 Quartus II 9.1 开发软件. 3. 实验…

一.格雷码 格雷码的优点主要是进位时只有一位跳变,误码率低. 1.二进制转格雷码 我们观察下表: 二进制码 格雷码 00 00 01 01 10 11 11 10 二进制码表示为B[],格雷码表示为G[],则有 G(i) = B(i),i为最高位 G(i-1) = B(i) xor B(i-1),i非最高位 用verilog可以这样写 :] bin; :] gray; ; always @(posedge clk or negedge rst_n) begin if (!rst) gray <=…

Verilog所写的工程是由一个一个的模块连接起来的,每个文件代表一个模块,模块的名字和文件名要保持一致,一个模块的基本声明方法为: //FileName:main_module module main_module(     CLK, RSTn, IO_In, IO_Out );     input CLK;     input RSTn;     input IO_In;     output IO_Out; endmodule 对于顶层文件,所有声明的input.output变量都可分配引…

一.变量类型 ①数值 数值表示采用 <二进制位数>'<数值表示的进制><数值>的结构. 其中进制可以为b.o.d.h分别代表二.八.十.十六进制. 例如22'd0代表22位二进制数用十进制表示为0. ②寄存器类型 reg声明寄存器类型变量,如 reg[0:3] my[0:63];是64个4位寄存器构成的存储器. 其中[22:0]代表位宽为23位,最高位在前,含义是[msb:lsb]. 注意,存储器赋值不能在一条语句内完成,但寄存器赋值可以,类似于数组元素不能一次性全部赋…

###### [该随笔部分内容转载自小梅哥] ######### 组合逻辑:    多路选择器.加法器.译码器.乘法器 时序逻辑:    计数器.分频器.定时器.移位寄存器 一.Verilog文件的基本结构      1.模块声明     模块名    端口列表      2.端口类型.位宽定义      3.功能描述 //模块描述方式一(先列出端口,再描述端口类型) //此方式虽然行数多,但是方便后面例化端口,推荐使用 module name( , , //最后一个不需要"," );…

设计方法:    分析真值表规律        两种描述方式: 方式1:用assign描述,用阻塞赋值= 方式2:用always@(*)描述,用非阻塞赋值<=      选择功能的三种描述方式: 方式1:三目运算符 ? :  ; 方式2:if...else if.....else(有优先级) 方式3:case....default...(并行) 例1.mux2二选一数据选择器 //方式1(先列出端口,后定义端口属性) module mux2( a, b, sel, out ); //端口属性定义…

二分频和三分频 二分频:将输入频率CLK分为原来的 1/2 . 实现:在每次CLK的上升沿或下降沿将输出翻转. 三分频: 1/3占空比. 实现:可使用上升沿或下降沿计数生成输出.需要一个两位计数器. 第一个CLK,输出Q翻转,计数器加1: 第二个CLK,输出Q不变,计数器加1: 第三个CLK,输出Q翻转,计数器清零. 50%占空比. 实现:将上升沿生成的Q1和下降沿生成的Q2两个1/3占空比相或. code: module DividerMultiple( input clk_i, input…

如何学习FPGA中提到第一步:学习.了解FPGA结构,FPGA到底是什么东西,芯片里面有什么,不要开始就拿个开发板照着别人的东西去编程.既然要开始学习FPGA,那么就应该从其基本结构开始.以下内容是我学习过程中的整理的一些东西.主要来自:Xilinx中文网站,博客LAY Trust Jesus,博文FPGA学习笔记 ,博文FPGA基本结构 1.可编程逻辑器件 从PLD的发展历程来看,按照结构区分,前后共有4种可编程逻辑器件类型:PLA.PAL.CPLD和FPGA.PLA——PAL——CPLD是继…

转自:http://www.cnblogs.com/graphics/archive/2009/11/25/1583682.html DirectX 总结 DDS DirectXDraw Surface file format, .dds.这是微软从DirectX7开始引进的一种文件格式,它用来存储压缩的或未压缩的纹理,该格式支持mimaps cube maps和volume maps, D3DX和许多其他的DX工具都支持这种格式,比如DirectX Texture Editor(dxtex.e…

在<MiZ702学习笔记7——尝试自制带总线IP>,我曾提到了AXI4-Lite的简单用法,驱动了下流水灯,只涉及到了写总线.今天,我想利用之前的VGA模块,将AXI4-Lite的读写都应用上.这篇文章主要是思想的介绍,以及AXI4-Lite读的方法.一些细节请先阅读<MiZ702学习笔记7——尝试自制带总线IP>. 具体思路为如下框图所示: 所以这次,我们需要两条AXI4-Lite总线,一条负责给VGA模块提供RGB数据(写),一条读取VGA模块提供的扫描的坐标信息(读). 点击…

拿过ZYNQ开发板,里面给了很多部件,果断从网上下载了手册,N多手册和原理图. 要比Spartan-6复杂多了,耐心地看了看,知道ZYNQ系列分为PS(系统)以及PL(逻辑)部分. 之前,自己一直在做MIPS处理器的实现,其实对很多概念也没什么大的认识,对于FPGA的认识其实就是数字电路+Verilog. 其实,我个人认为FPGA的学习与研究千万不能冒进,就是要肯下功夫慢慢来,只要时间够了,一切问题都可以迎刃而解. 今天,自己主要做两方面事情:利用Xilinx SDK编写HelloworldC程…

由于毕业设计做的是数字IC相关,虽然不是纯设计,但是也有设计相关.有设计就要有仿真验证,我就趁此机会来学习一下VCS的使用吧.当然,这里只是学习其简单的逻辑仿真功能,从波形仿真到覆盖率等,基本上不涉其他语言(比如systemverilog)和验证方法学(比如UVM),因此算是入门吧. (其实本来用平常的仿真工具比如FPGA设计套件(比如QII.ISE.Vivado等).modelsim就可以满足的我需求,不过VCS作为数字IC流程里面重要的仿真验证工具,学习一下也是很有必要的.)   本次内容主…

FPGA-VHDL课堂学习笔记 记录说明:本文档主要记录大学期间,老师FPGA授课课堂笔记. 代码语言:VHDL 编程软件:MAX+plus II FPGA硬件:FLE-843 03月05日  理论课 wo先唠点: FPGA硬件中有百万个逻辑门,我们可以通过编程将各种门组合连接,并将编程下载到FPGA中,以实现设计功能. 编程分为文本编辑和图行编辑,图形编辑就是通过数电逻辑原理图,进行逻辑门间的线路连接.而文本编辑,是通过描 述性代码,将设计者想要实现的功能转换成机器语言,使得FPGA根据机器语…

作者:桂. 时间:2018-05-20  23:28:04 链接:https://www.cnblogs.com/xingshansi/p/9059668.html 前言 继续学习sysgen.接触system genenrator初步学习的有四点: 1)基本模块的搭建,这是sysgen的基本组成要素: 2)跨时钟域.多模块的联合仿真,这是工程应用的一般场景: 3)sysgen与HDL的转化,这是应用落地的一部分: 4)硬件资源评估.可支持的最大静态时序,这一点主要涉及系统评估.板卡选型. 其他…

由于公司项目需要,需要学习Aurora协议,才有了这样的连载学习笔记,也算是对自己学习的一份记录吧. 对于Aurora是什么,大家自行百度. 当然,Kevin也在此先提醒大家,本套学习笔记不是你想学就能学的哦,毕竟Aurora还是属于FPGA的一种高速协议了. 如果你还是FPGA小白,建议你还是踏踏实实的看Kevin的SDRAM视频教程吧,别没学会走就想着跑了. SDRAM视频相关资料链接在博客的微课堂页面:FPGA微课堂 好了,不多说,直接步入正题. 这套连载学习笔记,以 ISE 14.7 为…

WebGL three.js学习笔记 6种类型的纹理介绍及应用 本文所使用到的demo演示: 高光贴图Demo演示 反光效果Demo演示(因为是加载的模型,所以速度会慢) (一)普通纹理 计算机图形学中的纹理既包括通常意义上物体表面的纹理即使物体表面呈现凹凸不平的沟纹,同时也包括在物体的光滑表面上的彩色图案,所谓的纹理映射就是在物体的表面上绘制彩色的图案. 在three.js中使用纹理可以实现很多不同的效果,但是最基本的就是为网格体的每个像素指定颜色.等同于将一张纹理图片应用在一个几何体的材质上…

1.Zynq 学习裸跑系列 学会Zynq(1)搭建Zynq-7000 AP SoC处理器 作者:FPGADesigner 学会Zynq(2)Zynq-7000处理器的配置详解 作者:FPGADesigner 学会Zynq(3)Zynq的软件开发基础知识 作者:FPGADesigner 学会Zynq(4)GPIO中MIO的使用方法 作者:FPGADesigner 学会Zynq(5)GPIO中EMIO的使用方法 作者:FPGADesigner Zynq 7020笔记之 GPIO MIO 和EMIO的…

Testbench学习笔记(一) 书写testbench是数字电路设计中不可或缺的一项设计方法,主要是提供的是激励.尽管现在各种开发工具都通过绘制波形图的方法生成测试激励,测试书写的代码,但是其不可移植性,不可通用性,还有有些功能无法是实现,如监视变量的值的变化,显示数据的状态等. 一个完整的testbench包含下列几个部分: (1)module的定义,一般无输入输出端口. (2)信号的定义,定义哪些是你要输入,输入的定义为reg类型,输出的定义为wire型 (3)实例化待测试的模块 (4)提…

原文:Introduction to 3D Game Programming with DirectX 12 学习笔记之 --- Direct12优化 第一章:向量代数 1.向量计算的时候,使用XMVECTOR(可以利用SIMD优点):类成员变量使用XMFLOAT2 (2D),XMFLOAT3 (3D),和XMFLOAT4 (4D) . 2.向函数传递参数的时候(XMVECTOR可以直接传递到SSE/SSE2)前三个参数类型要定义为FXMVECTOR: 第四个要定义为GXMVECTOR: 第五个…

原文:Introduction to 3D Game Programming with DirectX 12 学习笔记之 --- 第二十三章:角色动画 学习目标 熟悉蒙皮动画的术语: 学习网格层级变换在数学理论,以及如何遍历基于树结构的网格层级: 理解顶点混合的想法以及数学理论: 学习如何从文件加载动画数据: 学习如何在D3D中实现角色动画. 1 框架的层级结构 1.1 数学公式 例如,有下面的结构: 每根子骨骼的坐标系都可以跟父骨骼关联,第一根骨骼与世界坐标系关联: 如果矩阵A0是第一根骨骼的…