FIFO,First In First Out ,是一种先进先出的数据缓存器. 没有外部读写地址线,只能顺序写入数据,顺序的读出数据, 其数据地址由内部读写指针自动加1完成. 不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址. FIFO一般用于不同时钟域之间的数据传输,根据工作的时钟域,分为同步FIFO和异步FIFO. 同步FIFO是指读时钟和写时钟为同一个时钟.在时钟沿来临时同时发生读写操作. 异步FIFO是指读写时钟不一致,读写时钟是互相独立的. 同步FIFO `timescal…

本片记录Verilog学习笔记,主要是和以往用的C语言的不同之处,以例子.代码的形式记录.学习以<Verilog数字系统设计>(第二版)为参考资料,援助作者夏宇闻. 1. C语言和Verilog描述的硬件的执行原理 C程序:顺序执行,一行一行依次执行.在单片机上是一条指令,一条指令的一条指令的执行. Verilog:并行执行,很多个部分可以一起执行,就像水往低处流,分叉一样. 2. 一个二选一多路选择器的代码: module muxtwo (out, a, b, sl); input a, b…

一.模块框图及基本思路 tx_module:串口发送的核心模块,详细介绍请参照前面的“基于Verilog的串口发送实验” fifo2tx_module:当fifo不为空时,读取fifo中的数据并使能发送 tx_fifo:深度为1024,8位宽度fifo tx_interface:前面几个模块的组合 tx_interface_control:不断向tx_fifo中写入递增的8位数据(8’d0-8’hff) tx_interface_top:顶层模块 二.软件部分 tx_bps_module: )(…

一.模块框图及基本思路 rx_module:串口接收的核心模块,详细介绍请见“基于Verilog的串口接收实验” rx2fifo_module:rx_module与rx_fifo之间的控制模块,其功能是不断接收并将数据写入rx_fifo rx_interface:串口接收接口封装,也就是前两个模块的组合 rx_interface_control:串口接收接口控制模块,每隔1s读取一次串口rx_fifo,并将数据的低四位用Led显示出来 rx_interface_top:串口接收接口顶层模块 二.…

一.模块框图及基本思路 fifo_ip:ISE生成的IP fifo_control:在fifo未满情况下不断写入递增的四位数,每隔1s读出一个数据驱动Led显示 fifo_top:前两个模块的组合 二.软件部分 fifo_control: module fifo_control( clk,rst, Data_Out, din,wr_en,full, dout,rd_en,empty ); input clk,rst; :] Data_Out; :] din; //相对fifo来说是输入 :] d…

转自http://ninghechuan.com 异步FIFO有两个异步时钟,一个端口写入数据,一个端口读出数据.通常被用于数据的跨时钟域的传输. 同步FIFO的设计.一个时钟控制一个计数器,计数器增加(只写不读),计数器减少(只读不写),计数器保持(不写不读).计数器为0时,FIFO空,计数器为你定义的最大值,FIFO为满.貌似较容易设计. 很遗憾的是,异步FIFO并不能用这样的思想,因为异步FIFO有两个时钟,并没有办法控制一个计数器读写操作.只能分开读写计数器,通过比较读写指针的值来判断空…

之前都是用的一段式状态机,逻辑与输出混在一起,复杂点的就比较吃力了. 所以就开始着手三段式状态机. 组合逻辑与时序逻辑分开,这样就能简单许多了. 但是两者在思考方式上也有着很大的区别. 三段式,分作:状态寄存器,次态组合逻辑,输出逻辑. 以下今天写完的程序. //state register always@(posedge clk) begin if(!rst)begin current <= IDLE; end else begin current <= next; end end //ne…

0.前 抽象模型分级: • 系统级(system):用高级语言结构实现设计模块的外部性能的模型.• 算法级(algorithm):用高级语言结构实现设计算法的模型.• RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型.• 门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型.• 开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型. 1.最基本的数据类型 reg型.wire型.integer…

1 YUV2RGB的模块如下: module yuv2rgb( clk, //时钟输入 rstn, //复位输入,低电平复位 y_in, //变换前Y分量输出 cb_in, //变换前Cb分量输出 cr_in, //变换前Cr分量输出 ena_in, //待变换数据使能,当它为高时,输入数据有效 R_out, //变换后R分量输出 G_out, //变换后G分量输出 B_out, //变换后B分量输出 ena_out //变换后数据使能输出 ); 测试模块功能的方法: step1 用MATLAB…

在数字电路中经常有同步synchronism.异步asynchronism的概念.异步指输入信号和时钟无关:同步指输入信号和时钟信号有关,实际上就是输入信号和时钟信号进行了与运算或者与非运算.实际开发中,经常有同步清零.异步清零.同步复位.异步复位等概念,下面就给与相关代码演示. 简单的异步复位 always @ (posedge clk or negedge rst_n) 'b0; else b <= a; 简单的同步复位 always @ (posedge clk) 'b0; else b…