从去年7月4号来到上海xilinx.转眼间已经一年.这一年学了非常多知识,也长了非常多见识. 去年七月一到公司,马上投入到摄像头-DDR-HDMI图像通路的研发中.就是在ZEDboard板卡上.通过外置摄像头採集图像,在PL部分将採集的像素数据进行拼接,转换成axi-stream格式.然后存储到板卡上的DDR中.由于同事之前做了非常多DDR部分的工作,因此我重点放在摄像头的FPGA驱动以及HDMI模块.最后,在20天内算是不错的完毕了任务,并基于这个通路,做了一套机器视觉计分系统--这套系统在8…

面试时间:2017年8月17日 面试时长:约1小时 面试形式:面对面 面试公司:杭州某初创公司,致力于开发VR相关产品 面试职位:FPGA工程师(实习) 面试官:公司现任FPGA开发工程师,双控硕士毕业后约3年工作经验,有某研究所数字IC前端经验 面试问题: *从学校来公司大约多长时间? 我骑单车过来的,大约十分钟,很近的 *简短自我介绍? 我叫***,正在**大学**系读研一,九月份马上升研二 *研一学过哪几门课,系统辨识与滤波的大作业做的是什么内容? 研一一年大约学过八门课,分别是线性系统理…

Xilinx的14.4版本的下载链接(百度云的上传了N多次都提示失败,所以就换了360云盘上传) https://yunpan.cn/cPHKLjbX9RueM (提取码:2a5a)下载后解压到以下目录后点击xsetup.exe…

在今天的总结里,主要讲述第二.三周这半个月的培训情况,并且穿插讲讲我对实习和见习的看法,有需要有兴趣的童鞋可以看看. 半个月的见习 其实我更愿意把实习和见习分开讲,实习指的是还没签三方或者直接就是大三暑假时到公司里面参加工作,见习就是签了三方或者确定工作意向后.拿到毕业前提前熟悉日后的工作和环境.(个人定义,请勿吐槽···) 这两个礼拜主要是介绍EJB以及JSF的内容,培训的做法就是把技术给我们稍微讲解一下,然后丢给我们一些电子书或者是文档,让我们做一个小demo出来.刚开始的时候相当痛苦,因为…

今天,听到有好多同学最近要去面试CVTE这家企业,于是呢,准备将自己的经历写上来,给大家一个参考,希望能够大家一次帮助. 一.整体感觉 首先呢,先讲一下我个人对这家企业的整体感觉吧. 1. 第一次 对于CVTE这家企业,我想是很难忘记的了,因为我的第一次面试,第一个offer都是这家企业给的,可能初生牛犊不怕虎,期望的薪资都很高,还记得面试出来后,那些师兄们个个异样的眼光看着我说:“师弟,你牛逼,够自信够狂”,呵呵,好吧,我承认现在想起来,当时真的很狂,当然,大家在面试的时候不要这样子啦,这是面…

来到北京,进入IBM实习已经好多天了,两个月的暑假,两个月夏日在这里度过了,并将在未来个一个月里面,仍将在这里走过,但是我却一无所成,现在仍然只在徘徊中游走,丹迪什么时候能真正懂得实习的难得可贵,懂得时间的宝贵并学会珍惜,来到北京的两个月里,我自己几乎也是那里也没有过去玩,可是茫茫然的日子就这样一天天的走过去了,什么时候才是头啊,…

①进入Xilinx官网,进入Device->Design Tools,选择你想要下载的任意工具. ②进入新web页面,右方点击“Downloads”.③进入版本选择页面,选择想要的版本号,点击相应的下载链接.④进入基于Java的Web下载页面(前提:你必须有Xilinx账户并登录). ⑤复制web浏览器地址栏的内容到文本编辑器中,例如:https://xilinx-ax-dl.entitlenow.com/dl/ul/2014/11/19/R209863483/Xilinx_Vivado_SDK…

ISE中,右击“Synthesize”,选中“Process Properties”,将“Xilinx Specific Options:-iobuf”的对勾取消. 将取消模块的ioBuff,因为模块将作为其他模块的内部模块使用. 如下图所示: 注:应用时,需要为每个模块建立.v或者.vhl的blackbox文件. 在工程中将ngc和blackbox文件一起加入即可. 同时需要在“Implemente Design”中设置“Macro Search Path”属性,如下图.…

对FPGA的全局时钟了解不多,遂转载一篇文档: http://xilinx.eetop.cn/?action-viewnews-itemid-42 目前,大型设计一般推荐使用同步时序电路.同步时序电路基于时钟触发沿设计,对时钟的周期.占空比.延时和抖动提出了更高的要求.为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟. FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元…

最近在使用Xilinx FPGA验证项目,使用DCM将50M晶振分频得到20M时钟.但是下载代码到板子上验证,发现板子完全不工作. 然后 测量时钟,发现根本就没有20M时钟.查找资料,以及跟以前项目对比,DCM的使用没有错误. 项目中DCM的使用如下: DCM u_dcm_20m( .CLKIN (clk50m), .CLKFX  (clk20m), .RST (rst_n  ), .LOCKED  (locked ) ); defparam u_dcm_20m.CLKFX_DIVIDE = 5…