之前写了两篇关于Modelsim仿真的blog,其中模块管脚的命名可能让人觉得有些奇怪,其实不然,之前的两篇内容都是为了仿真SDRAM操作做铺垫的. 由于SDRAM的仿真过程相对比较复杂,也比较繁琐.故可能需要不止一篇blog来完成. 在开始仿真之前,如果对SDRAM原理以及时序不是很了解的朋友,推荐看一下如下这篇文章: SDRAM-高手进阶,终极内存技术指南——完整进阶版 OK,下面正式开始仿真的过程. 通过看内存技术指南,我们大概可以总结出SDRAM的工作过程: 上电后进入200us的输入稳…

对SDRAM基本概念的介绍以及芯片手册说明,请参考上一篇文章SDRAM操作说明. 1. 说明 如图所示为状态机的简化图示,过程大概可以描述为:SDRAM(IS42S16320D)上电初始化完成后,进入"空闲"状态,此时一直监控外部控制模块给予的控制信号.初始化完成后,外部定时器开始定时,定时周期为SDRAM刷新周期(7.7us),一旦计数到刷新周期后,向状态机发送auto_ref_req(自动刷新请求),此时状态机进入"刷新"状态,这样就确保在无任何操作时,SDRA…

目录 1.注意事项 2.设备简介 3.引脚分配 注意事项: ① 插拔下载线时必须断电! ② Quartus II 软件和 NIOS 软件的版本必须一致,并安装在同一个目录下面,安装目录不要有中文和空格. ③ 工程未使用到的 IO 请设置为三态. ④ 要用quartusII不要用64位的那个启动,否则就报XXXX不支持. 设备简介: ① 主芯片采用 ALTERA 公司最新四代 FPGA CycloneIV 系列 EP4CE6E22C8N: ② 板载 EPCS4N/EPCS16 大容量串行配置芯片…

该笔记主要记录HPS端如何通过AXI Bridge控制FPGA端口的GPIO,主要是如何操作FPGA侧的Led 1.AXI Bridge         AXIB主要包括H2FB.F2HB.LWH2FB(Light Weight Bridge)     H2FB 的AXI地址位宽是30Bit,数据位宽32.64.128可配置,ID位宽为12Bit     F2HB 的AXI地址位宽是32Bit ,数据位宽32.64.128可配置,ID为8Bit     LWH2FB的地址位宽是21Bit,数据位…

该笔记主要记录HPS端如何通过AXI Bridge控制FPGA端口的GPIO,主要是如何操作FPGA侧的Led 1.AXI Bridge         AXIB主要包括H2FB.F2HB.LWH2FB(Light Weight Bridge)     H2FB 的AXI地址位宽是30Bit,数据位宽32.64.128可配置,ID位宽为12Bit     F2HB 的AXI地址位宽是32Bit ,数据位宽32.64.128可配置,ID为8Bit     LWH2FB的地址位宽是21Bit,数据位…

一.摘要 Altera软件NIOS II高版本(7.2版本以上,本例程中使用的是9.0版本)中实现TCP/IP所用的协议栈为NicheStack,常用的例程有2个,web_server和simple_socket_server,这篇文章只叙述simple_socket_server例程实现的过程.这里DM9000A的驱动和上篇博文中基于LWIP的驱动不同. 二.实验平台 软件平台:Quartus II 9.0 + Nios II 9.0 硬件平台:DIY_DE2 三.实验内容——>实现simpl…

 外部设备连接接口包括外部存储器连接接口(EMIF).主机接口(HPI)等.外部存储器接口主要用来同并行存储器连接,这些存储器包括SDRAM.SBSRAM.Flash.SRAM存储器等,外部存储器接口还可以同外部并行设备进行连接,这些设备包括并行A/D.D/A转换器.具有异步并行接口的专用芯片,并可以通过外部存储器接口同FPGA.CPLD等连接:主机接口主要用来为主控CPU和C55x处理器之间提供一条方便.快捷的并行连接接口,这个接口用来对DSP进行控制.程序加载.数据传输等工作.       …

本文转自:(4条消息) xilinx ddr3 MIG ip核使用详解_admiraion123的博客-CSDN博客 1,DDR3基本内容介绍1.1,DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM,即第三代双倍速率同步动态随机存储器.所谓同步,是指DDR3数据的读取写入是按时钟同步的:所谓动态,是指DDR3中的数据掉电无法保存,且需要周期性的刷新,才能保持数据:所谓随机存取,即可以随机操作任一地址的数据:所谓double-data-r…

———————————————————————————————————————————————————————————————————————— seed-vpm6467 \ Hardware Test :板子硬件测试 | |Test Demos under CCS :ccs测试程序 | |FPGA下载的bit文件 :ccs测试程序需要下载的FPGA文件 \ Development Software :软件开发工具 | |1. Flash Writer :ubl uboot uImage烧写文件…

cavium octeon 处理器启动总线Bootbus 简介: 韩大卫@吉林师范大学 Boot-bus(启动总线)是cavium octeon处理器的一种用于启动系统的硬件. CPU通过boot bus和非易失性设备相连, 比如NOR/NAND flash, CF卡, ROM等, 这些设备可以作为CPU的初始化引导地址. Boot bus总线协议是灵活的, 所以可以接口很多不同类型的设备. cavium octeon CN63XX处理器有10个核心(core), 一般使用core 0 来启动l…