参数化 Localparam :与prameter一样,但不能被重写. Verilog-2001 格式, module mult_acc #(parameter size = 8 ) (...); 数字格式:size.tick.letter和实际数字本身. 可以增加s,表示数字的符号或者2元互补. Signed(‘s’or ‘S’) 16’shFA = -16’h06 负数: -8‘d3 算术运算符: 逐位运算符: Ain&cin = 3’b000 Reduction操作:将矢量缩短为一个比特…

[第一季]CH06_FPGA设计Verilog基础(三) 一个完整的设计,除了好的功能描述代码,对于程序的仿真验证是必不可少的.学会如何去验证自己所写的程序,即如何调试自己的程序是一件非常重要的事情.而RTL逻辑设计中,学会根据硬件逻辑来写测试程序,即Testbench是尤其重要的.Verilog测试平台是一个例化的待测(MUT)模块,重要的是给它施加激励并观测其输出.逻辑模块与其对应的测试平台共同组成仿真模型,应用这个模型可以测试该模块能否符合自己的设计要求. 编写TESTBENCH的目的是为…

[第一季]CH05_FPGA设计Verilog基础(二) 5.1状态机设计 状态机是许多数字系统的核心部件,是一类重要的时序逻辑电路.通常包括三个部分:一是下一个状态的逻辑电路,二是存储状态机当前状态的时序逻辑电路,三是输出组合逻辑电路.通常,状态机的状态数量有限,称为有限状态机(FSM).由于状态机所有触发器的时钟由同一脉冲边沿触发,故也称之为同步状态机. 根据状态机的输出信号是否与电路的输入有关分为Mealy型状态机和Moore型状态机. 1.Moore型有限状态机:是指那些输出信号仅与当前…

[第一季]CH04_FPGA设计Verilog基础(一) 4.1 Verilog HDL 代码规范 u 项目构架设计 项目的构架用于团队的沟通,以及项目设计的全局把控 u 接口时序设计规范 模块和模块之间的通过模块的接口实现关联,因此规范的时序设计,对于程序设计的过程,以及程序的维护,团队之间的沟通都是非常必要的. u 命名规则 1.顶层文件 对象+功能+top 比如:video_oneline_top 2.逻辑控制文件 介于顶层和驱动层文件之间 对象+ctr 比如:ddr_ctr.v   3.…

培训的内容有点多(啰嗦)(笔记为截图) 听课笔记:Altera培训SignalTap II的使用--笔记…

Verilog基础入门--Vivado工程创建(三) Vivado是Verilog语言的一个集成环境,目前使用的版本为英文版,简单介绍一下在Vivado中创建一个工程并写入源文件 [配置] win10 2020/10/4最新更新版本 vivado2018.3 [STEP1]启动vivado [STEP2]创建工程 Create Project--NEXT--RTL Project--NEXT--一直NEXT--Finish [STEP3]添加文件 此时得到一个空的工程文件 在Flow Navig…

这一篇笔记主要记录Procedural,Process,Task and function,Interface和Communication中值得注意的点. 1.Procedural 写testbench的时候,除了tb与硬件交互的地方使用非阻塞赋值,tb里面其他地方一律用阻塞赋值,OK logic [:] d0,d1; initial begin d0 <= ; $display("d0 value %0d",d0); //d0=x;logic在未被初始化的时候是x d1 = ;…

Verilog 大小写敏感,且所有关键字都是小写 1  寄存器 register = storage,是数据存储单元的抽象,可视为能够存储数值的变量 (variable that can hold value) 关键字 reg; 缺省值 x; 2  网络连接 net = connection, 表示寄存器之间的连接,只能采用连续赋值 (must be driven continuously) 关键字 wire; 缺省值 z; 2.1  D 触发器 (同步复位) module dff(clk, r…

学习文本值和基本数据类型的笔记. 1.常量(Literal Value) 1.1.整型常量 例如:8‘b0 32'd0 '0 '1 'x 'z 省略位宽则意味着全位宽都被赋值. 例如: :] sig1; assign sig1 = '1; //sig1 = 8'b11111111 1.2.实型常量 支持小数或者科学型表示,例如:3.14 2.0e3 real a = 3.14; 1.3.字符串常量 前后用双引号引起来,和C语言有不同,字符串末尾不是"\n". string s = &q…

mealy型状态机的下一状态和输出取决于当前状态和当前输入: moore型状态机的下一状态和输出取决于当前状态和当前输入,但其输出仅取决于现在的状态: 基本门原语的输出端口必须写在端口列表的前面,基本门原语的例化名可选(可以没有名字): n输入原语: 标识符大小写敏感,由大小写字母.数字.下画线( _ )和$组成:·变量第一个字符只能是字母或下画线: 格式指示符对大小写不敏感(b, o, d, h); 除标识符以外,描述文本可以随意使用空格: 原语中不能有任何例化或嵌套: verilog矢量表示…