verilog学习笔记(4)_有限状态机

有限状态机: 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路: - 其状态(即由寄存器组的1和0的组合状态所构成的有限个状态)只能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态: - 究竟转向哪一种状态不但取决于各个输入值,还取决于当前状态: - 状态机可用于产生在时钟跳变沿时刻开关的复杂的控制逻辑,是数字逻辑的核心控制.…

module-ex_cnt module ex_cnt( input wire sclk, input wire rst_n, output wire[9:0] cnt ); reg [9:0] cnt_r;//_r 代表reg always@(posedge sclk or negedge rst_n) if(rst_n == 1'b0) cnt_r <= 'd0;//'d0代表32位0,然后截取10位 else cnt_r <= cnt_r + 1'b1; assign cnt = cnt…

verilog学习笔记(1)_两个小module

第一个小module-ex_module module ex_module( input wire sclk,//声明模块的时候input变量一定是wire变量 input wire rst_n,//末尾带有_n或者_b代表低电平有效 input wire [7:0] d, output reg [7:0] q//明模块的时候output变量可以是wire变量,也可以是reg变量 //reg变量必须在always块里赋值 ); //异步D触发器 always@(posedge sclk or n…

【自动化学习笔记】_环境搭建Selenium2+Eclipse+Java+TestNG_(一)

目录第一步安装JDK 第二步下载Eclipse 第三步在Eclipse中安装TestNG 第四步下载Selenium IDE.SeleniumRC.IEDriverServer 第五步下载Firefox.安装Selenium IDE.firebug.Xpath checker.Xpath finder插件第六步启动SeleniumRC 第七步 Eclipse执行Selenium的Java实例第八步 TestNG执行Selenium的Java实例下载地址第一步安装JDK…

Verilog学习笔记简单功能实现（三）...............同步有限状态机

在Verilog中可以采用多种方法来描述有限状态机最常见的方法就是用always和case语句.如下图所示的状态转移图就表示了一个简单的有限状态机: 图中:图表示了一个四状态的状态机,输入为A和Reset,同步时钟为clk,输出信号是K1和K2,状态机只能在信号的上升沿发生. (A)下面是可综合的Verilog模块设计状态机的典型方法:(格雷码表示状态) module fsm(A,Reset,K2,K1,clk,state); input A,Reset,clk; output K2,K1;…

Verilog学习笔记设计和验证篇(三)...............同步有限状态机的指导原则

因为大多数的FPGA内部的触发器数目相当多,又加上独热码状态机(one hot code machine)的译码逻辑最为简单,所以在FPGA实现状态机时,往往采用独热码状态机(即每个状态只有一个寄存器置位的状态机).建议采用case语句来建立状态机的模型,因为这些语句表达清晰明了,可以方便的由当前状态转向下一个状态并设置输出.记得:不要忘记在case语句的最后写上default分支,并将状态设置为'bx这就等于告诉综合器case语句已经指定了所有的状态.这样综合器就可以删除不必要的译码电路使生成…

Verilog学习笔记设计和验证篇(二)...............同步有限状态机

上图表示的就是数字电路设计中常用的时钟同步状态机的结构.其中共有四个部分产生下一状态的组合逻辑F.状态寄存器组.输出组合逻辑G.流水线输出寄存器组.如果状态寄存器组由n个寄存器组成,就可以记忆2^n个状态.并且所有的寄存器都连接在一个共同的时钟信号上,现代电路设计通常采用正跳变沿D触发器. 下一个状态=F(当前状态,输入信号) 输出信号=G(当前状态,输入信号) 通常的状态机是没有Pipeline output的,并且可以分为两类: Mealy型:时序逻辑的输出不但取决于状态还取决于输入,输出信…