FPGA调试技巧 八月,一直在debug, 编译,查信号,几乎没机会,也没心思停留下来看点东西,静心思考,做点笔记.今天,在硬盘上翻到了保存已久,但一直没想起来读的一本手册.这是我初入职场,决定从硬件工程师转FPGA的岗位时下载的,当时想着要是读完verilog那些事,FPGA STORY系列,出去找FPGA的工作岗位,我肯定会更有信心吧.结果呢,初次接触FPGA,很多知识还不具备,使得我读起这些书来很困难,缺乏具体的调试经验,当然也缺少对作者感同深受的那份体验,但是我能感觉到,作者对这套教程花…

reference:http://xilinx.eetrend.com/d6-xilinx/blog/2010-05/682.html   随着集成电路设计与制造技术的发展,FPGA芯片的容量越来越大.性能越来越高,用FPGA构建片上系统成为现实,基于FPGA的嵌入式系统与SOPC(System On a Programmable Chip)设计技术将逐渐成为系统设计的主流技术,正获得越来越广泛地研究.Microblaze是Xilinx公司一款针对FPGA器件进行了优化设计的软处理器核,有不错的…

本人参与写的一本书(TimeQuest一章由我所写),希望大家多多支持: 全书配套资料上传各大网盘资料中附送大量源码,你值得拥有--<FPGA设计技巧与案例开发详解-第二版>全套资料包-V3.6.1:[1]微云:http://url.cn/gJvIzW[2]百度云:http://pan.baidu.com/s/1gdQMIJp[3]360云盘:https://yunpan.cn/crgkV48DFcaJc (提取码:4271)…

1 IOB       为了保证FPGA输入输出接口的时序,一般会要求将输入管脚首先打一拍再使用,输出接口也要打一拍再输出FPGA.将信号打一拍的方法是将信号通过一次寄存器,而且必须在IOB里面的寄存器中打一拍.因为,从FPGA的PAD到IOB里面的寄存器是有专用布线资源的,而到内部其他寄存器没有专用的布线资源.使用IOB里面的寄存器可以保证每次实现的结果都一样,使用内部其他寄存器就无法保证每次用的都是同一个寄存器且采用同样的布线.同时,为了使用输入输出延迟功能(Input / Output d…

抖动的产生: 通常的按键所用开关为机械弹性开关,当机械触点断开.闭合时,由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开.因而在闭合及断开的瞬间均伴随有一连串的抖动,为了不产生这种现象而作的措施就是按键消抖. 抖动时间 抖动时间的长短由按键的机械特性决定,一般为5ms-10ms.这是一个很重要的时间参数,在很多场合都要用到按键稳定闭合时间的长短则是由操作人员的按键动作决定的,一般为零点几秒至数秒.键抖动会引起一次按键被误读多次.为确保FPGA对键的一次闭合…

1.   基本的约束方法 为了保证成功的设计,所有路径的时序要求必须能够让执行工具获取.最普遍的三种路径为: 输入路径(Input Path),使用输入约束 寄存器到寄存器路径(Register-to-Register Path),使用周期约束 输出路径(Output Path),使用输出约束 具体的异常路径(Path specific exceptions),使用虚假路径.多周期路径约束 1.1.  输入约束Input Constraint OFFSET IN约束限定了输入数据和输入时钟边沿的…

1.   偏移约束的作用 偏移约束(Offset Constraint)用来定义一个外部时钟引脚(Pad)和数据输入输出引脚之间的时序关系,这种时序关系也被称为器件上的Pad-to-Setup或Clock-to-Out路径.这些约束对与外部元器件相连的接口十分重要,在这里,需要解释两个术语: Pad-to-Setup:也被称为OFFSET IN BEFORE约束,是用来保证外部输入时钟和外部输入数据的时序满足FPGA内部触发器的建立时间要求的.如下图TIN_BEFORE约束使得FPGA在进行DA…

1.  资源共享的应用限制在同一个module里 这样 综合工具才能最大限度地发挥其资源共 享综合作用 2.  尽可能将Critical path上所有相关逻辑放在同一个module里 这样 综合工具能够发挥其 最佳综合效果 3. Critical path 所在的module与其它module分别综合 对critialpath采用速度优先的综合策 略 对其它module采用面积优先的综合策略 4.  尽可能Register所有的Output 做到这一点 对加约束比较方便 同时一条路径上的组合…

1.在SignalTap II Logic Analyzer(stp)观测信号,需要将待观察寄存器.网络节点的综合器属性设为synthesis noprune和synthesis keep,防止综合器将这些信号省略.删除掉(因为这些信号可能是Fanout Free的,不驱动顶层文件输入输出). 2.在编译过程仔细看警告(Warning)和特别警告(Critical Warning)信息,有的设计上的失误可能导致信号无法观测.比如Verilog赋值语句中等号左边的信号位宽是21位,而等号右边信号位…

本套视频教程为华清远见 网络公益培训活动,主讲人:姚远老师,华清远见高级讲师. ---------------------------------------------------------------------------------------- “红色飓风FPGA普及行动” 课程内容: 第一讲.FPGA设计基础 第二讲.FPGA设计入门 第三讲.VerilogHDL基础 第四讲:Verilog HDL中的组合逻辑设计方法 第五讲:ModelSim软件使用方法和技巧 第六讲.Sopc硬…