1.wire和reg区别,输入输出是wire型,表示硬件线的连接,要在always模块里被赋值需要中间reg型变量,两者通过: assign 输入/输出=reg型中间变量 2.case的default后可以用空语句,default:  : 3.组合逻辑用阻塞赋值(=,像c语言一样,语句执行完立即赋值),时序电路用非阻塞赋值(<=,模块执行完才赋值). 4.always块注意事项: ①不要在多个always块中对同一个变量赋值:②always块的敏感信号表应该包括所有敏感信息/输入信号(即一般为等…

关于初次使用Verilog HDL语言需要懂的基本语法 1.常量 数字表达式全面的描述方式为:<位宽><进制><数字> 8’b10101100,表示位宽为8的二进制数. 2.参数 Parameter 参数名=表达式: 3.变量 reg型:通过赋值语句来改变寄存器存储值,相当于改变触发器存储的值.reg型数据常用来表示“always”模块内的指定信号,常代表触发器.通常,在设计的过程中与always模块结合使用,通过使用行为描述语句来表达逻辑关系. 注意:在“always…

写在前面:本博客为本人原创,严禁任何形式的转载!本博客只允许放在博客园(.cnblogs.com),如果您在其他网站看到这篇博文,请通过下面这个唯一的合法链接转到原文! 本博客全网唯一合法URL:http://www.cnblogs.com/acm-icpcer/p/9289857.html (1)shift: module shift (d,sa,right,arith,sh); :] d; :] sa; input right,arith; :] sh; :] sh; always @* b…

博主之前写过一篇文章来谈论如何高效的编写Verlog HDL——菜鸟版,在其中主要强调了使用Notepad++来编写Verilog HDL语言的便捷性,为什么说是菜鸟版呢,因为对于新手来说,在还没有熟悉软件和硬件描述语言的时候,使用Notepad++不需要学习成本,几分钟就能用好,利用其中一些功能,便能相对快捷高效的编写代码.很多人习惯了使用Notepad++,包括我在内.但是当我遇见了它——Vim.相对来说Vim就需要一段时间去适应学习,而且还要合理运用才能发挥出它的最大效率. Vim其实一款…

刚开始接触Verilog HDL语言时,这种硬件描述语言有一点与软件的程序设计语言直观上的最大区别大概就是这个赋值语句了(这里只是强调直观上的最大区别,事实上的最大区别并非如此). Verilog HDL中的赋值方式有两种:阻塞赋值与非阻塞赋值. 之前也看过很多种解释,例如,阻塞赋值(=)适用于时序电路的设计,非阻塞赋值(<=)适用于组合电路的设计:还有阻塞赋值和非阻塞赋值只是语法上存在的现象等等,这类解释让人云里雾里,似乎没能接触到其精髓. 今日偶看夏宇闻老师的著作<从算法设计到硬件逻辑的实…

将陆续上传本人写的新书<自己动手写处理器>(尚未出版),今天是第六篇.我尽量每周四篇 2.3 Verilog HDL简单介绍 本书实现的OpenMIPS处理器是使用Verilog HDL编写的,所以本章接下来的几节将介绍Verilog HDL的一些基本知识.包含语法.结构等.由于本书并非一本讲授Verilog HDL的专门书籍,所以此处介绍的内容并非Verilog HDL的所有,仅仅是一些基础知识.以及在OpenMIPS处理器实现过程中会使用到的知识. 读者假设对Verilog HDL有进一步…

本博文参考:<大规模逻辑设计指导书>,对于写出规范的代码,培养良好的代码风格颇有裨益. wire and register 一个reg变量只能在一个always语句中赋值: 这个说明至关重要啊,如果不满足这个,也许仿真的时候没问题,但是综合时候绝对出现,不可以综合.我就犯过多次这个错误. 曾经写过一篇博客,专门说过:Modelsim下进行功能仿真没问题,可是在ISE综合报错,如何解决? 向量的有效位定义一般是从大到小. 尽管,标准并没有强制这样,但是这样更规范,读代码更加容易. 表达式(Exp…

Verilog hdl不是“编程”是“建模” Verilog hdl语言是一种富有“形状”的语言. 如果着手以“建模”去理解Verilog hdl语言,以“形状”去完成Verilog hdl语言的设计.在感觉上Verilog hdl + FPGA是“可所触及”,是一种“实实在在”的感觉,不相等于“编程”时的那种“抽象感”. “低级建模”最基本最简单之意,建模习惯or风格.…

Verilog HDL与C语言的比较 Verilog HDL是在C语言的基础上发展起来的,因而它保留了C语言所独有的结构特点.   为便于对Verilog HDL有个大致的认识,在这里将它与C语言的异同作一比较:   1.C语言是由函数组成的,而Verilog HDL则是由称之为module的模块组成的.   2.C语言中的函数调用通过函数名相关联,函数之间的传值是通过端口变量实现的.相应地,Verilog HDL中地模块调用也通过模块名相关联,模块之间的联系同样通过端口之间的连接实现,所不同的…

Verilog HDL基础语法讲解之模块代码基本结构   本章主要讲解Verilog基础语法的内容,文章以一个最简单的例子"二选一多路器"来引入一个最简单的Verilog设计文件的基本结构. 以下为本章中例子中的代码: 01    /*======================================= 02    *    file neme : mux2.v 03    *    author    :    小梅哥 04    *    Verison    :    …