最近在用Arria10.从480降到270的过程中,IOPLL出现问题,大概是说几个Bank的IOPLL已经被占用,没有空间再给别的IOPLL去适配. 因为在工程中,所用的PLL多达35个之多,其中明确为自己手动例化的IOPLL为8个,DDR占用3个Bank所以也会占用3个IOPLL. 一时之间不知道从哪里下手,于是笔者理了下思路,觉得应该搞明白Arria10 PLL的分布,果不其然,收获颇多. 以下主要以Arria10 270为例. 首先要搞清楚的是Arria10中的PLL共有多少个,分别分布…

发送器时钟网络由发送器PLL到发送器通道,它为发送器提供两种时钟 高速串行时钟——串化器的高速时钟 低速并行时钟——串化器和PCS的低速时钟 在绑定通道模式,串行和并行时钟都是由发送器的PLL提供给发送器通道的.在未绑定通道模式,只有串行时钟到发送器通道,并行时钟由通道内部生成. 4种类型的发送器时钟网络: x1时钟线 x6时钟线 xN时钟线 GT时钟线   x1时钟线 x1时钟线将一个PLL的高速串行时钟输出路由到任何信道在一个收发器Bank,x1时钟线可以由收发器Bank中的ATX PLL,…

OCT是什么? 串行(RS)和并行(RT) OCT 提供了 I/O 阻抗匹配和匹配性能.OCT 维持信号质量,节省电路板空 间,并降低外部组件成本. Arria 10 器件支持所有 FPGA 和 HPS I/O bank 中的 OCT.对于 3 V 和 HPS I/O,I/O 仅支持不带校 准的 OCT.       RZQ脚上应该接100欧还240欧? 关于这个问题可以在a10_handbook_ch表5-25找到答案.如下图,对于不同的IO标准,会有不同的电阻值.         是否每一个…

的生成的DDR2 IP中DDR的时钟竟然是双向的,而在arria10中生成的DDR4则是输出,而DDR2的datasheet上也指出ck和ck#是输入,不知为什么? inout mem_clk , inout mem_clk_n ,…

info:更多Django信息url:https://www.oschina.net/p/djangodetail: Django 是 Python 编程语言驱动的一个开源模型-视图-控制器(MVC)风格的 Web 应用程序框架.使用 Django,我们在几分钟之内就可以创建高品质.易维护.数据库驱动的应用程序. Django 框架的核心组件有: 用于创建模型的对象关系映射 为最终用户设计的完美... info:更多OpenERP信息url:https://www.oschina.net/p/o…

在把FPGA器件从480修改成270时DDR4报错: Error (16383): Silicon revision parameter for the following EMIF/PHYLite atoms do not match the silicon revision of the currently selected device (20nm2). Regenerate the IP cores using the current device (10AX027H4F34E3SG).…

收发器的模拟和数字部分都需要校正来补偿过程,电压和温度(PTV)带来的变化. Arria10使用PreSICE来执行校正过程.   校正主要包括上电校正和用户校正两方面: 上电校正在器件上电时自动执行,它在器件的配置期间执行. 用户校正在动态重配置时执行.用户需要使能需要地校正序列.   Arria10使用CLKUSR来进行收发器校正.   1. 仲裁 PreSICS Avalon-MM接口和用户Avalon-MM接口共用内部总线,可能通过仲裁获取内部总线控制权,实现对收发器通道和PLL的可编程…

连接 Avalon -MM接口 mgmt_waitrequest:当 PLL 重配置进程开始后,此端口变高并在 PLL 重配置期间保持高电平. PLL 重配置进程完成后,此端口变低. I/O PLL重配写操作步骤: 1.  为mgmt_address和mgmt_writedata设置有效值,并且使能mgmt_write一个mgmt_clk周期 2.  重复步骤1共8次 3.  为mgmt_address设置启动地址9’b000000000,mgmt._writedata任意,并且使能mgmt_w…

输入参考时钟 从上图可以看到参考时钟输入的几种类型.   注意:fPLL的校正是由CLKUSR来驱动的,这个时钟必须要保持稳定. 参考时钟利用器     N计数器 N计数器会把参考时钟利用器输出进行分频.N计数器帮助降低环路带宽.减少PFD内部频率操作范围.N计数器支 持的分频因子从1到32 相频检测器(PFD) N计数块输出的refclk和M计数器输出fbclk同时作为PFD的输入.当参考时钟的下降沿早于反馈时钟的下降沿时, PFD生成一个“UP”信号,相反的,如果反馈时钟的下降沿早于参考时钟…

package duogemap; import java.io.IOException; import java.util.ArrayList; import java.util.List; import org.apache.hadoop.conf.Configuration; import org.apache.hadoop.fs.Path; import org.apache.hadoop.io.LongWritable; import org.apache.hadoop.io.Text…