​本文转自:自己的微信公众号<集成电路设计及EDA教程> <PT教程 - 应用系列 - ECO修复Timing(理论+实践+脚本分享)> 这篇推文讲一下数字IC设计中的post mask ECO和premask ECO,并讲解一下在ICC中Apply ECO的流程. 理论: 前面介绍了在ICC中Apply ECO的方法与流程,但是ICC并非Timing Signoff的一个工具,在ICC中做完布局布线之后,需要到PT中做STA,在Formaliry中做形式验证等等,如果存在违反需要

静态时序分析(static timing analysis,STA)会检测所有可能的路径来查找设计中是否存在时序违规(timing violation).但STA只会去分析合适的时序,而不去管逻辑操作的正确性. 其实每一个设计的目的都相同,使用Design Compiler和IC Compile来得到最快的速度,最小的面积和最少的耗能.根据设计者提供的约束,这些工具会在面积,速度和耗能上做出权衡. 更深层的来看,STA一直都寻找一个问题的答案 : 在所有条件下,当时钟沿到达时,数据会正确地在每个

在ASIC设计中,有两种HDL construct来描述delay信息: 1)Distributed delays:通过specify event经过gates和nets的time,来描述delay; 对于net和gate都有三种delay信息: 1)rise delay   2)fall delay    3)transition to high-impedance value 只有一种delay时,所有change都使用这种delay,两个delay值时,才分为rise/fall 每一种de

前言 由于最近开始找数字IC的工作,所以准备多练笔试题,下面贴上芯源笔试题,来源微信公众号<数字IC打工人> 参考资源: 1. mu_guang_ 2.  李锐博恩 3. 长弓的坚持 4. https://yunyaniu.blog.csdn.net/ 笔试题 1.Please code the divider by 3 with Verilog(50% duty cycle).用Verilog设计一个3分频器,要求50%占空比. 1 module div_clk ( 2 input wire

1 什么是后仿真? 后仿真也成为时序仿真,门级仿真,在芯片布局布线后将时序文件SDF反标到网标文件上,针对带有时序信息的网标仿真称为后仿真. 2 后仿真是用来干嘛的? 检查电路中的timing violation和 test fail,一般都是已知的问题.一般后仿真花销2周左右的时间. 网标仿真的目的是检查RTL仿真和综合后的一致性(logic Equivalence check),由于网标仿真非常慢,所以网标仿真不充分,有的公司没有网标仿真,即使有后仿真,后仿真一般是时间非常少,因为后仿真时间

本文属于原创手打(有参考文献),如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 对进行时序路径.工作环境.设计规则等进行约束完成之后,DC就可以进行综合.优化时序了,DC的优化步骤将在下面进行讲解.然而,当普通模式下不能进行优化的,就需要我们进行编写脚本来改进DC的优化来达到时序要求.理论部分以逻辑综合为主,不涉及物理库信息.在实战部分,我们将在DC的拓扑模式下进行.(本文主要参考虞希清的<专用集成

在很大规模的IC设计中,往往会有一些各种各样的bug出现,不论是在前期design的过程,还是在post silicon流片回来chip的flaw,都会导致chip的功能的失败,时钟频率无法达到期望频率.所以,在超大规模集成电路的设计中,DFT就是一门非常重要的方法学,在消费者手中,往往不知道他们的存在,但是在IC工程师眼中,DFT往往会是一个救命的稻草,让我们在芯片出问题的时候,可以知道从哪下手,找到bug的根源.在DFT中,有几种功能,是常常需要用到的.1. JTAG/1149.1 :几乎所

A 28nm SoC with a 1.2GHz 568nJ/Prediction Sparse Deep-Neural-Network Engine with >0.1 Timing Error Rate Tolerance for IoT Applications 单位:Harvard(哈佛大学) 这是一篇专门为DNN加速设计的芯片,在CNN加速芯片设计当道的今天也算是非常另类了~~不过能在ISSCC上发表,自然也有它的innovation,下面讲一讲. 就我当前的可以理解部分(知识结构不足

要做好floorplan需要掌握哪些知识跟技能? 首先熟悉data flow对摆floorplan 有好处,对于减少chip的congestion 是有帮助的,但是也不是必需的,尤其是EDA工具快速发展的当今,比如Innovus 最新的MP特性,可以自动对cell和macro 一起做place,结果相当不错,省了很多事情. 其次,需要了解 design的 power mesh,工艺的DRC rule ,IP 的base layer的spacing rule,memory能否abut ,IP ch

Floorplan 要做好fp需要掌握哪些知识和技能? 通常遇到fp问题大致的debug步骤和方法有哪些? 如何衡量fp的QA? 通常FP是做PR 最关键也最具技术含量的一个环节.相对于后续的PR步骤,工程师对fp有着很大的自主权,但同时对工程师专业知识的广度和深度都有着较高要求.如果你需要负责一个有一定规模的芯片的顶层FP设计,那么你需要具备以下方面的知识. 网表层次结构和dataflow:一般情况下同一hierarchy下的memory在做FP时是放在一起的,它们的位置并没有硬性的规定,但是

Floorplan: 要做好floorplan需要掌握哪些知识跟技能? 通常,遇到floorplan问题,大致的debug步骤跟方法有哪些? 如何衡量floorplan的QA? Floorplan是后端实现的根本,对后续流程的影响最大,因此必须综合考量.SoC顶层的Floorplan涉及面广而杂,以此做说明较有通用性.至于模块级或IP级,可以在SoC级的基础上删减一些. 以下罗列各方面的因素: 芯片的形状和尺寸.评价芯片三大指标PPA里的A(Area)最终体现在了这里.在工艺参数一定的条件下,A

Purgatory是Kafka server中处理请求时使用的一个重要的数据结构.正好研究ReplicaManager源码的时候发现了这篇文章,顺便翻译下.由于这个proposal里的很多东西需要看源码才能理解得比较清楚,但是代码还是比较多的,所以先大概讲一下其中的一些概念和原理,以便于阅读接下来的文章. 1. purgatory是用于缓存一些 delayed request的.这些请求因为一些条件得不到满足,所以需要先放到purgatory里,等到条件满足了,再从里边移出来. 2. 这些req

timing check相关的, +notimingcheck命令,可以用在compile时,也可以用在run time的时候, 都是将检查timing的系统函数,都disable掉了, 加在compile的时候,不会编译到worklib中,速度可快,可以测试gate env: setuphold,recrem指定的delay signal只有在run time时加这个option,才会被产生: build的时候加,delay信号不会被产生: 该命令相比较与ucli中的tcheck命令有最高的优

在先进制程中,为了降低芯片功耗,经常会采用 muti-voltage design,在一颗芯片内部划分出多个 power domain,不同 domain 采用不同的电压,有时候还会将其中某些 power domain 电源关掉,使其进入睡眠状态,达到降低功耗的目的. 在multi-voltage design 中,有些常见问题,记录如下: 1, 对于包含多个 power domain 的design,其中有的 domain 是会关断的,称之为 OFF-Domain:而有些 domain 是一直

转载:VCS_weixin_34256074的博客-CSDN博客 timing check相关的: +notimingcheck命令,可以用在compile时,也可以用在run time的时候, 都是将检查timing的系统函数,都disable掉了, 加在compile的时候,不会编译到worklib中,速度可快,可以测试gate env: setuphold,recrem指定的delay signal只有在run time时加这个option,才会被产生: build的时候加,delay信号

很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:

本文原始位置:FPGANotes Blog http://wiki.fpganotes.com/doku.php/ise:timing:my_summary Intro 问:一个FPGA设计项目需要用哪些评判标准来检验? 功能正确: 时序收敛: 资源消耗少. 时序收敛,即Timing Closure,意思是使设计的各项时序指标能满足设计前所制定要求.因此,整个过程分为两部分: 制定时序要求 满足时序要求 Timing Constraints Classes 制定时序要求通常是由整个系统电路的外部

本文转自:自己的微信公众号<集成电路设计及EDA教程> <ICC教程 - Flow系列 - 概念系列 - ECO (理论+实践+脚本分享)> 这篇推文讲一下数字IC设计中的post mask ECO和premask ECO,并讲解一下在ICC中Apply ECO的流程. 理论: ECO分为post mask ECO和premask ECO,也就是只修改metal layer的ECO和任何layer都可以动到的ECO. Post mask ECO: Post mask ECO是利用预

最近使用druid,发现阿里这个连接池 真的很好用,可以监控到连接池活跃连接数 开辟到多少个连接数 关闭了多少个,对于我在项目中查看错误 问题,很有帮助, 但是最近发现里面 有条sql语句 被拦截了,在sql黑名单里,程序抛出异常 sql injection violation, part alway true condition not allow sql 语句大概如下 HIbernate 组合出来的sql ORDER BY RAND() 百度查了一下,大概解决方法就是在配置文件中 将属性<p

最近在看一本名为<web性能实践日志>的书籍,其中第十三章"网络计时"中介绍了一种比较新的计算页面各部分加载时间方法,这也是W3C Web性能工作小组正在做的事情,接下来我就给大家大概介绍一下: 首先先撇开这篇文章所要介绍的,如果要你来写一段代码来计算整个页面加载的时间的话,我们一般都会这样做:获得页面开始加载的时间和结束加载的时间,两个一减便是页面加载的时间了,没错,代码如下: <html> <head> <script type="