今天用psoc做了dds,现在总结一下. 1dds用到的相位累加器是用verilog写的,本来准备用一下datapath,这是和fpga不一样的一点,用了类似alu的结构,但是看手册后发现,虽然可以执行加法操作,但是1)位数固定,只能1,8,16,32等固定长度的数做加法.2)最重要的一点,加法结果不能输出.所以采用pld模块.添加一个自定义verilog模块的方法如下: 1)在workspace explorer 里有几个标签:soure,components, datasheet,resul