FPGA静态时序分析基础 基本概念 Skew: 时钟偏移 Skew表示时钟到达不同触发器的延时差别,Tskew = 时钟到达2号触发器的时刻 - 时钟到达1号触发器的时刻. Jitter: 时钟抖动 Jitter表示时钟沿到来时刻与标准时刻的差别或者时钟占空比的变化. Setup time: 建立时间 Setup time表示数据要在时钟沿到来之前保持稳定的最短时间. Hold time: 保持时间 Hold time表示数据要在时钟沿过去之后保持稳定的最短时间. timing path:时序路

Timing path:从register clock/input port开始,经过一些combinational logic,终止在register data/output port. PT以path grouping为单位来分析和报告timing. DC,每个path group可以指定一个weight,来尽力做design optimizaiton,但是这个weight在PT中并没有用. 每个create clock命令都会生成一个对应的path group. PT中还有自己的defau

时序分析=动态时序分析+静态时序分析 动态时序分析简单讲就是gate-level simulation,仿真对象是netlist+sdf,通过SDF反标,得到gate跟net的delay,通过输入大量的激励来验证电路的功能.动态时序分析通常覆盖以下几方面:典型应用场景的功能验证.频率的动态切换.跨时钟域信号是否正确同步.PMU上电及断电的顺序是否正确并满足相应的时序要求.multi-cycle等特别逻辑的功能是否正确.但动态时序分析不是『完备』的分析方法,如果要得到100%的仿真覆盖率基本是天方

S CRPR  clock reconvergence pessimism removal C CPPR  clock path pessimism removal 剔除公共clock path上的悲观度. 看图说话,上图是最常见最基本的一条timing path: 有launch clock path, data path 跟 capture clock path; 大多数电路中的大多数timing path 的launch clock 跟 capture clock 都从同一个时钟源头来,经

为什么要引入AOCV 为了精确性,为了剔除悲观度.用set_timing_derate来设置OCV,对于一个固定的corner,只能对data/clock, cell/net, late/early分别设不同的值,由下图可知,这个值是个trade off的结果,在保证yield的前提下,尽量不那么悲观,但由于其『固定天性』,这个值既不能cover最悲观的部分,而对另一部分又过于悲观. 什么是AOCV AOCV是一种用伪统计(pseudo-statistical )来模拟variation的方法,

三.门级电路低功耗设计优化 (1)门级电路的功耗优化综述 门级电路的功耗优化(Gate Level Power Optimization,简称GLPO)是从已经映射的门级网表开始,对设计进行功耗的优化以满足功耗的约束,同时设计保持其性能,即满足设计规则和时序的要求.功耗优化前的设计是已经映射到工艺库的电路,如下图所示: 门级电路的功耗优化包括了设计总功耗,动态功耗以及漏电功耗的优化.对设计做优化时,优化的优先次序如下: 由此我们可以找到, 优化时,所产生的电路首先要满足设计规则的要求,然后满足延

三部分:表头/launch path /capture path 1.表头 1) 工具版本信息:如示例中的18.10-p001,对某个具体项目timing signoff 工具的版本最好保证一致: 操作系统信息:这一项无关紧要. 生产日期:这一项还是有看一下的必要,避免低级错误,哼哧哼哧debug 了半天,结果report 看错了的事情是时有发生的. 设计:确定是你的设计. 命令:确定report 的时候都加了哪些option, 因为极有可能原始脚本不是你自己写的. 2) Timing path

Android中自定义View并没有什么可怕的,拿到一个需要自定义的View,首先要做的就是把它肢解,然后思考每一步是怎样实现的,按分析的步骤一步一步的编码实现,最后你就会发现达到了你想要的效果.本文就按这样的步骤带你打造一款精美的按钮. 效果预览   在开始本文之前,照例,先看下实现后的效果,如下图 不想阅读本文,可以直接到这里获取源码 阅读本文你需要掌握 自定义属性ValueAnimator动画Viwe的测量.绘制Paint和Path的用法 动手实现 拆解   在动手编码之前,要静下心来分析

standard cell timing model 主要包括两方面的信息: Cell Delay  calculation Output Transition  calculation 首先,cell delay 和 cell output transition这两者都是根据 input trans 和 output load 计算出来的: 具体应该是 input pin transition 和 output net total cap 来计算: 这里的 input transition 就

Prime Time中的clock分析包括: 1)Multiple clocks,clock from port/pin,virtual clock. 2)Clock network delay and skew,clock latency----delay of the clock network relative to the source. clock skew-----variation of arrival time of clock at destination point. 3)G

一个典型的scan实现的flow: clock mux和一些rst,在Scan中都被bypass掉,是不能测到的.所以DFT的test coverage一般就在97%或98%. scan design rule checking and repair: 可以在presynthesis RTL design或者postsynthesis gate-level design上进行, 经过scan repair之后的design,称为testable design. scan synthsis是将一个

本文属于原创手打(有参考文献),如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 本文的主要内容是讲解(约束针对的是逻辑综合下的约束,而实战部分则是在DC的拓扑模式下进行): ·环境属性的约束 ·设计规则的约束 ·面积的约束 ·实战(部分)环境属性的约束 1.工作环境属性约束 输入/输出端口及其驱动属性是设计规格的一部分,工作环境的约束,是对这个规格约束的一部分. 工作环境约束一方面是设置DC的工作环

原文链接:http://coolshell.cn/articles/10590.html#jtss-tsina 识别二维码的项目数不胜数,每次都是开箱即用,方便得很. 这次想用 OpenCV 从零识别二维码,主要是温习一下图像处理方面的基础概念,熟悉 OpenCV 的常见操作,以及了解二维码识别和编码的基本原理. 作者本人在图像处理方面还是一名新手,采用的方法大多原始粗暴,如果有更好的解决方案欢迎指教. QRCode 二维码有很多种,这里我选择的是比较常见的 QRCode 作为探索对象.QRCo

本文转载自互联网,侵删   序言 先来看如下这个简单的Java类,该类中并没有使用任何的同步. 01 final class SetCheck { 02 private int  a = 0; 03 private long b = 0; 04   05 void set() { 06 a =  1; 07 b = -1; 08 } 09   10 boolean check() { 11 return ((b ==  0) || 12 (b == -1 && a == 1)); 13 }

1. Boundary Scan A:Boundary scan 顾名思义,是附加在芯片I/O 周边的扫描测试链,它通过专门的测试端口(TAP)访问.在测试模式下,边界扫描链会接管功能逻辑,对I/O进行灵活访问.边界扫描链的结构,测试端口,以及其控制器(TAP Controller),被IEEE定为标准协议(IEEE  1149),  也称做JTAG.   边界扫描链最早应用于印刷电路板上芯片间的互联测试, 后来也广泛应用于生产测试中对芯片管脚的测试. MBIST Memory内建自测试: A:

Floorplan: 要做好floorplan需要掌握哪些知识跟技能? 通常,遇到floorplan问题,大致的debug步骤跟方法有哪些? 如何衡量floorplan的QA? Floorplan是后端实现的根本,对后续流程的影响最大,因此必须综合考量.SoC顶层的Floorplan涉及面广而杂,以此做说明较有通用性.至于模块级或IP级,可以在SoC级的基础上删减一些. 以下罗列各方面的因素: 芯片的形状和尺寸.评价芯片三大指标PPA里的A(Area)最终体现在了这里.在工艺参数一定的条件下,A

前期接口设计用的是Vivado18.3+Modelsim10.6,逻辑综合及版图生成的环境是Ubuntu16,逻辑综合用的工具Design Compiler,生成版图用的工具是Encounter. 下面是关于我做的CameraLink接口的ASIC逻辑综合和版图设计流程,重点介绍了逻辑综合过程: (1)CameraLink接口实现 (2)功能仿真 (3)逻辑综合 (4)布局布线及版图生成 (5)后仿真 1.CameraLink接口实现 1.1.接口设计 Camera Link接口标准是数字相机和

看了<计算机系统结构>.<深入理解计算机系统>.<大话处理器>等经典书籍,也在google上搜了一大堆资料,前前后后.断断续续的折腾了一个多月,终于想通了,现在把自己的思想心得记录下来,希望对有这方面困惑的朋友有些帮助. 本文主要关注以下几个问题. 什么是CPU的流水线?为什么需要流水线? 为什么需要内存屏障?在只有单个Core的CPU中是否还需要内存屏障? 什么是乱序执行?分为几种? MOB和ROB是干什么的? load buffer和store buffer的功能是

1.内存屏障(memory barriers)是一组处理器指令,用于实现对内存操作的顺序限制 2.缓冲行(cache line)CPU高速缓存中可以分配的最小存储单位.处理器填写缓存行时 会加载整个缓存行,现代CPU需要执行几百次CPU指令 3.原子操作(atomic operations)不可中断的一个或一系列操作 4.缓存行填充(cache line fill)当处理器识别到从内存中读取操作数是可缓存的,处理器 填写整个高速缓存行到适当的缓存(L1,L2,L3的或所有) 5.缓存命中(cac

汇编程序结构 一个显示字符串的汇编程序 程序格式 一.模式定义 二.includelib语句 三.函数声明语句 四.数据和代码部分 Visual C/C++环境 建立工程 汇编程序的调试 一.设置断点 二.内存窗口 三.寄存器窗口 四.监视窗口 常用调试命令 字符串输入.输出 printf sprintf scanf 常用Windows API调用 MessageBox 确定函数的声明语句和库文件 读取CPU标识 WinDbg调试工具 实验题:用MessageBox函数显示CPU信息  源自:h