竞争(Race):一个门的输入有两个及以上的变量发生变化时,由于各个输入的组合路径的延时不同,使得在门级输入的状态改变非同时. 冒险或险象(Hazard):竞争的结果,如毛刺Glitch. 相邻信号间的串扰也可能产生毛刺Glitch. 组合逻辑的冒险是过渡性的,它不会使得稳态值偏离正常值.根据严格的metal delay和gate delay可以计算出Glitch的出现时间和宽度. 组合逻辑很容易带来毛刺,当信号作用在FF的reset,clear,clock,gate端时,会造成严重的后果. 措

项目中,在充值流程中,加入了1个抽奖环节,需要转盘显示抽中的虚拟货币.网上找了相关的特效,最后锁定在这个特效上:http://www.jb51.net/jiaoben/319636.html.因为用的是jquery实现的,项目中有引入jquery,不用添加新的js库就很方便的实现. 整个流程是:用户支付完成后,后台随机产生抽中的数字,传到转盘页面.转盘页面只是负责动态的显示后台产生的数字(而不是页面产生随机数).那好,前端的工作就变成了接收一个数字,我们这里假定是三位的,两位的数字后端传过来的时

前言 由于最近开始找数字IC的工作,所以准备多练笔试题,下面贴上芯源笔试题,来源微信公众号<数字IC打工人> 参考资源: 1. mu_guang_ 2.  李锐博恩 3. 长弓的坚持 4. https://yunyaniu.blog.csdn.net/ 笔试题 1.Please code the divider by 3 with Verilog(50% duty cycle).用Verilog设计一个3分频器,要求50%占空比. 1 module div_clk ( 2 input wire

目录 Pr剪辑教程 入门基础 创建序列类别 处理非正常序列 导出文件 导出设置 导入各类别素材 简单使用: 剪辑素材常用方法 剃刀工具 选择工具 波纹编辑工具 打入点和出点 剪辑速度 整个素材视频速度剪辑 素材部分进行速度剪辑 画面定格效果 方法一:帧定格 方法二:时间重置 速度 关键帧 插入帧定格分段 添加转场 要领 使用高级转场模板 调整音频素材音量 整体调节音量 部分调节音量 自动控制 音频过渡 音频素材添加效果 关键帧 运动属性(位置,缩放) 旋转 综合案例(运动属性) 手动关键帧制作运

“胡”说IC——菜鸟工程师完美进阶(数十位行业精英故事分享,顶级猎头十多年来经验总结,对将入或初入IC电子业“菜鸟”职业发展.规划的解惑和点拨.) 胡运旺 编著   ISBN 978-7-121-22910-7 2014年5月出版 定价:49.00元 248页 16开 编辑推荐 -<“胡”说IC——菜鸟工程师完美进阶>是由当下流行的互联网思维方式兴起而构思并最终完成的一本有关IC电子职业介绍和规划书籍. -众多行业精英和顶级猎头透过他们各自对产业和职业的深刻理解,采用时下流行的众包方式共同讲述

在PD之后,netlist中会多出很多DCAP元件(去耦电容,减少IR-Drop)或者filter cell(保证芯片均匀度要求) 还有一些antenna cell也就是一些diode用来泻流,防止天线效应(生产中裸露的metal,收集电荷,击穿栅极) 版图一般由两层组成:base layer和metal layer. base layer由p-substrate和n-well组成. 封装前的芯片叫做die,长满die的晶圆叫做wafer GDS相对于RTL的要求: RTL+SDC经过synth

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 前面一直说到综合库/工艺库这些东西,现在就来讲讲讲综合库里面有什么东西,同时也讲讲synopsys的Design Ware库.主要内容分为三个部分:标准单元库.DC的设计对象.Design Ware库. (1)标准单元库 绝大多数的数字设计流程都是基于标准单元的半定制设计流程.标准单元库包含了反相器.缓冲.与非.或非.与或非.锁存器.触发器等等逻辑

<“胡”说IC——菜鸟工程师完美进阶> 基本信息 作者: 胡运旺 出版社:电子工业出版社 ISBN:9787121229107 上架时间:2014-5-15 出版日期:2014 年5月 开本:16开 页码:236 版次:1-1 所属分类:计算机 > 软件工程及软件方法学 > 软件方法/软件工程 更多关于>>><“胡”说IC——菜鸟工程师完美进阶>   编辑推荐 -<“胡”说IC——菜鸟工程师完美进阶>是由当下流行的互联网思维方式兴起而构思并

表关系的建立方式 表与表之间的关系就三种 一对一 OneToOne(to='') # to后面可以跟字符串的表名 也可以直接跟变量名表名(该表名必须在上面提前定义出来) 一对多 ForeignKey(to='') 多对多 ManyToMany(to='') 自己一定要会三种关系的推导步骤 以及建表的注意事项 一对一和多对多外键字段 建在哪一方都可以 但是推荐你建在查询频率较高的一方 以便后续的orm查询 一对多外键字段 建在多的那一方 一对一和一对多外键字段 在创建表的时候回自动加_id后缀 无

本文转自:自己的微信公众号<集成电路设计及EDA教程> ​以后打算交替着推送多种EDA工具的教程而不只是单纯针对某个工具,依次来满足不同粉丝的需求. 这里分享一篇多年之前写的推文,虽然时间比较久了,但是非常实用,非常受欢迎.   <ICC中对Skew进行Debug的好工具--Interactive CTS Window> CTS无疑是数字后端中一个除了Floorplan之外最复杂的一个步骤,因为这一步可能会需要很多人为的分析以及操作. 用一个例子(该例子有一个主时钟.一个它的分频时

Power Analysis是芯片设计实现中极重要的一环,因为它直接关系到芯片的性能和可靠性.Power Analysis 需要Timing Analysis 产生包含频率.transition 等时序信息的 Timing File,也需要包含Net Capacitance和Resistance信息的SPEF文件,功耗分析工具根据timing file 和RC value计算功耗或者分析IR-Drop/EM. 在介绍数字后端Power Signoff Flow之前,先大概论述一下芯片的功耗构成和

Floorplan: 要做好floorplan需要掌握哪些知识跟技能? 通常,遇到floorplan问题,大致的debug步骤跟方法有哪些? 如何衡量floorplan的QA? Floorplan是后端实现的起始步骤,是P&R的先决条件,通常Trial Run的目的也是为了把FP固定.因此,在做FP的时需要从以下几个方面准备,第一方面收集Physical“规则”,这其中包括Design Rule,Package Rule,IP Guide,IO Guides等等,只有优先知道了限制条件,在限制条

不知道为什么,前端显示的所有数据项都没有错,就只有时间那一项很奇怪,是一串数字,而且这个数字在数据库怎么都找不到…… 然后我在后端从service到controller都debug了一遍,发现数据都没有错,拿的都是时间啊. 后来百度知道,原来后台在返回json数据的时候,用自身的序列化机制会把时间变成一段很长的数字,就像上面的显示一样. 然后这里就要用到一个东西: @JsonFormat,它的作用是,出参时,自动把Date型对象数据转化成正确的格式化后的字符串出去 效果: 然后又通过度娘知道,还

本文转自:自己的微信公众号<集成电路设计及EDA教程> 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. <数字IC后端布局阶段对Tie-high和Tie-low Net的处理> 布局阶段ICC对于时钟网络和恒0/1网络(Constant Net)的行为: 在布局阶段,在默认情况下,对于时钟网络和恒0/1网络(也就是Tie-high和

本文转自:自己的微信公众号<数字集成电路设计及EDA教程>(二维码见博文底部) 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. Max Fanout并非硬性指标,在库中也没有具体的限制,在不引起其他逻辑DRC违反的情况下,max fanout即使违反了sdc中的约束应该也可以不用考虑.我们可以通过设置max fanout的值来优化max_cap

本文转自:自己的微信公众号<数字集成电路设计及EDA教程> 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. 数字IC设计中max_cap和max_tran这类逻辑DRC或者说时序DRC是在设计中必须修复的问题,到最后版图完成,这些问题都是要clean的.他们的分析与优化贯穿前后端设计中.下面按照从前到后的流程逐一讲解每个阶段如果出现max_tr

本文转自:自己的微信公众号<数字集成电路设计及EDA教程> 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. 数字IC设计中max_cap和max_tran这类逻辑DRC或者说时序DRC是在设计中必须修复的问题,到最后版图完成,这些问题都是要clean的.他们的分析与优化贯穿前后端设计中.下面按照从前到后的流程逐一讲解每个阶段如果出现max_ca

本文转自:自己的微信公众号<数字集成电路设计及EDA教程>(二维码见博文底部) 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. 数字IC设计,只有CTS之后开始考虑修复hold,下面按照从前到后的流程逐一讲解每个阶段如果出现Hold违反该如何解决.下面用到的命令,主要针对的是Synopsys公司的布局布线工具ICC.还有需要注意的是,hold的

本文转自:自己的微信公众号<数字集成电路设计及EDA教程> 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. 数字IC设计中Setup的分析与优化贯穿前后端设计中,最好在开始后端设计之前就获得一个没有Setup违反的网表,下面按照从前到后的流程逐一讲解每个阶段如果出现Setup违反该如何解决.下面用到的命令,主要针对的是Synopsys公司的综合

本文转自:自己的微信公众号<数字集成电路设计及EDA教程> 里面主要讲解数字IC前端.后端.DFT.低功耗设计以及验证等相关知识,并且讲解了其中用到的各种EDA工具的教程. 为了纪念,同时考虑到微信公众平台上面发布的很多推文百度搜索不到,所以以后的推文也会在这里进行转载. 数字IC设计中要解决的问题归纳起来其实只有两个:物理问题和时序问题 这两个问题也是令设计者最头痛的问题. 前者包括物理DRC(包括天线效应).LVS.有的可能还包括DFM.这个是Floorplan和布线的时候需要着重主要的问

应用于B1-1,B1-2,B10-1,B11-1 sqlserver肯定不能按照字符串进行排序,需要进行处理一番: select CONVERT(varchar, LEFT(code,1)),convert(int, RIGHT(Replace(code,'-',''), LEN(code)-2)) from xxx a where 1 = 1 order by CONVERT(varchar, LEFT(code,1)) ASC, convert(int, RIGHT(Replace(code