Reg 比喻为“相机” Reg型,是always中被赋值的信号,往往代表触发器,但不一定是触发器 Wire 比喻为“镜子” Wrie型,assign指定的组合逻辑的信号 好好想想 ,还是能有个大致的概念的~带着这个概念实战继续深入理解...

本文转自:http://www.cnblogs.com/thymon/archive/2010/06/09/1754541.html //------------------------------------------------------------------------------------ 1.简单来说硬件描述语言有两种用途:1.仿真,2.综合. 对于wire和reg,也要从这两个角度来考虑. 1.1从仿真的角度来说,HDL语言面对的是编译器(如Modelsim等),相当于软件思

每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型,因此把网上找到的一些关于这方面的资料整理了一下,方便以后查找. wire表示直通,即只要输入有变化,输出马上无条件地反映:reg表示一定要有触发,输出才会反映输入. 不指定就默认为1位wire类型.专门指定出wire类型,可能是多位或为使程序易读.wire只能被assign连续赋值,reg只能在initial和always中赋值.wire使用在连续赋值语句中,而reg使用在过程赋值语句中. 在连续赋值语句中,表达式右

wire表示直通,即只要输入有变化,输出马上无条件地反映:reg表示一定要有触发,输出才会反映输入.wire表示直通,即只要输入有变化,输出马上无条件地反映:reg表示一定要有触发,输出才会反映输入. 不指定就默认为1位wire类型.专门指定出wire类型,可能是多位或为使程序易读.wire只能被assign连续赋值,reg只能在initial和always中赋值.wire使用在连续赋值语句中,而reg使用在过程赋值语句中.        不指定就默认为1位wire类型.专门指定出wire类型,

0. 简介 在FPGA程序调试时,我们除了仿真还经常的会用到SignalTap进行板级调试,其可以真实有效的反应某些变量的变化,方便我们理解内在跳转,方便Debug的运行.SignalTap需要制定时钟,根据需求进行选择,其采样遵循奈奎斯特因采样定律. 我们在Debug中有时会经常遇到这样的情况,在SignalTap中并不能观察到所有的变量值.有些变量添加进入面板后会变红,这就表示SignalTap抓取不到此数值.出现这一现象的原因是,综合器在综合时对一些变量进行了优化,所以就显示不出来了.下文

问题起因:最初学习数字逻辑设计理论的时候还没有注意到,在实验课上写代码的时候发现了一个问题: 对于源码模块的变量定义,何时定义为reg.何时定义为wire?它们各自又有什么特性和物理意义? 1. wire wire是网络数据类型的关键字. 网络数据类型表示结构实体(例如门)之间的物理连接(线).网络类型的变量不能储存值. 语言特性 wire型数据常用来表示用于 结构化定义 assign为代表的连续赋值描述 也叫数据流描述方式.RTL级描述方式 指定的组合逻辑信号. 程序模块中,输入输出信号类型缺

https://mp.weixin.qq.com/s/Y26N5P4XOr5e3uyi5XQY-w   不同于Verilog,Chisel中Wire和Reg并不是数据类型,而是数据容器,作为数据的一个特征而存在.   Wire和Reg作为数据容器,只是标识了变量是否可以存值这一个特征.但这不是数据类型的主要特征,更多的时候,我们关注的是数据的组织形式(是否包含符号位.是否包含小数点.位宽及编码方式等),以及数据如何参与运算.   在Verilog中,直接把变量声明为wire类型和reg类型,也可

reg相当于存储单元,wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型.这两种类型的变量在定义时要设置位宽,缺省为1位.变量的每一位可以是0,1,X,Z.其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量.z代表高阻状态或浮空量. 线型数据包括wire,wand,wor等几种类型在被一个以上激励源驱动时,不同的线型数据有各自决定其最终值的分辨办法. 两者的区别是:即存器型数据保持最后一次的赋值,而线型数据需要持

1.数据类型 内建数据类型:逻辑(logic)类型.双状态数据类型(bit,byte,shortint,int,longint).四状态数据类型(integer,time,real) 其他:定宽数组.动态数组.队列.关联数组.字符串.枚举类型 合理选择数据类型: 网络数据包:长度固定,顺序存取——定宽数组或者动态数组 保存期望值的计分板:仿真前长度未知,按值存取,长度经常变化——队列 有序结构:数据按照可预见的顺序输出——队列      输出顺序不确定——关联数组 超过百万个条目的特大容量存储器

https://mp.weixin.qq.com/s/bSrM-wLRn7O_75xYKeoaEQ   Chisel中的基本数据类型,不是Verilog中的Wire和Reg.Wire和Register只是数据的容器,而非数据本身.所以Chisel中的数据类型抽象层次更高一些,更关注数据的行为和组织形式的异同.   基本数据类型的类图如下: ​​ 其中: 1. 实线箭头为继承父类(extends): 2. 虚线箭头为实现接口(with): 3. 倾斜字体的类为抽象类(abstract): 4. 标

作为引子,首先来看一段描述,该段介绍了SystemVerilog对比Verilog在RTL设计和建模时的新特性之一(logic数据类型),然后下文我再展开对比介绍Verilog和SystemVerilog中的基本数据类型.(该段内容引用自 @Dr. Pong P. Chu 的书籍列表之<FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC>的书籍说明部分) <SystemVerilog vs Veril

元组(tuple) 元组创建很简单,只需要在小括号中添加元素,并使用逗号隔开即可.与列表不同的是,元组的元素不能修改.如下代码所示: tup1 = () tup2 = (1) tup3 = (1,) tup4 = ('test', 1, False) tup5 = (1, 2, 3, 4, 5) tup6 = "a", "b", "c", "d" print(type(tup1)) print(type(tup2)) prin

1.信号 信号是描述硬件系统的基本数据对象,它的性质类似于连接线.信号可以作为设计实 体中并行语句模块间的信息交流通道.      信号作为一种数值容器,不但可以容纳当前值,也可以保持历史值(这决定于语句的表达方式).这一属性与触发器的记忆功能有很好的对应关系,只是不必注明信号上数据流动的方向.信号定义的语句格式与变量相似,信号定义也可以设置初始值,定义格式是:   SIGNAL 信号名: 数据类型 := 初始值 :      同样,信号初始值的设置也不是必需的,而且初始值仅在 VHDL 的行为

一.硬件描述语言Verilog 粗略地看Verilog与C语言有许多相似之处.分号用于结束每个语句,注释符也是相同的(/* ... */和// 都是熟悉的),运算符"＝＝"也用来测试相等性.Verilog的if..then..else语法与C语言的也非常相似,只是Verilog用关键字 begin和end代替了C的大括号.事实上,关键字begin和end对于单语句块来说是可有可无的,就与C中的大括号用法一样.Verilog和C都对大小写敏感.  当然,硬件和软件的一个重要区别是它们的&

*作者: Ian11122840    时间: 2010-9-27 09:04                                                                                                                                                                * *标题: 菜鸟做设计必看!有关如何做设计的整体思路,以及能否综合的笔记             

题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢.这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的. 1.硬件设计基本原则 (1).速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约:反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那

[1]输入端口不能使用reg数据类型,因为reg类型对应的FPGA内部的寄存器.这样理解:reg寄存器具有记忆功能;而wire类型数据就相当于一根连线.input输入信号用wire连线进来就好:output输出信号可以用wire连线输出,同时也可以用reg寄存器直接输出(此时相当于寄存器输出端延长了,而延长的那一段其实还是一段连线而已) [2]管脚分配文件的编写 NET "led[0]"  LOC=P17 |  IOSTANDARD =LVCMOS33: 问题:后半句啥意思 不懂!!!

引言 用了多年的Windows系统,其实并没有对Windows系统进行过深入的了解,也正是由于Windows系统不用深入了解就可以简单上手所以才有这么多人去使用.笔者是做软件开发的,使用的基本都是Windows系统,然而正正对其的了解也是寥寥无几,所以想乘此机会来对Windows系统进行一个系统的学习. 善于维护电脑的人都常常会用到优化软件,然而我在使用优化软件的时候常常在想它优化的是那一部分?如果我知道了它优化的是哪一部分内容,那么我自己为什么不能使用软件的方式去实现它,当然这里我是说了一个大

Verilog中的信号类型 线网类型 线网类型表示一个或多个门或者其它类型的信号源驱动的硬件连线.如果没有驱动源,则线网的默认值为z.verilog中定义的线网类型有以下几种:     wire,tri,wor,trior,wand,triand,trireg,tri1,tri0,supply0,supply1.其中最主要的是wire/tri,其它的类型都是综合中用不到的线网. wire线网用来连接线路中一个逻辑模块的输出和另一个逻辑模块的输入,通常用来表示单个门驱动或连续赋值语句驱动的连线型数

Verilog_Day1 在CSDN博客上.http://blog.csdn.net/m0_38073085 第三章: 书上基本知识 每个Verilog程序包括4个主要部分:端口定义,I/O说明,内部信号声明和功能定义. input/output/inout都默认是wire型而不是reg型变量. module block(a,b,c,d); // 端口定义 input a,b; // 输入口说明 output c,d; // 输出口说明 :] e; // 内部信号说明 [2:0] 表示3位信号

verilog之四位全加器的编译及仿真(用开源免费的软件——iverilog+GTKWave) 四位全加器的verilog的代码比比皆是,这里上一个比较简单的: /* 4位全加器全加器需要有输入输出,需要有下级向上进位的输入, 需要有向上一位进位的输出.大家看一下,这个模块已经包含全部的输入输出信息. 大家都知道,N位加法器得出来的出来的和最多是N+1位 因此可以清晰从下面代码中看到相关信息. 然后assign用的是阻塞赋值.相加即满足相关的需求. */ module adder4(cout,s