今日进行了数字逻辑实验,完成了一个最简单的FPGA设计,即流水灯设计. 此处记录我们的指导文件以及实验报告,同时记录遇到的问题及解决方法. 一.vivado工程源文件编写 counter.v文件 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2020

模电总复习之爱课堂题目概念整理 Chapter 1 1) 设室温情况下某二极管的反偏电压绝对值为1V,则当其反偏电压值减少100mV时,反向电流的变化是基本不发生变化. 2) 二极管发生击穿后,在击穿区的曲线很陡,反向电流变化很大,但两端的电压降却几乎不变. 3) 二极管的反向击穿分为雪崩击穿和齐纳击穿两类. 4) 齐纳击穿的反向击穿电压小于6V. 5) 二极管电击穿是可逆的,热击穿不可逆. 6) 在P型半导体中,多子是空穴,少子是自由电子. 7) 在P型半导体中:在室温下,当温度升高时,空穴的

这几天没有更新过网站了,也没继续开发VellLock了,可是感觉还是没有闲着,一直在跟下面的一些元器件在打交道,当然下面的都是小儿科,英文文档都看得我快吐血了.数电基本属于棺材边上过的我,是各种头大,硬着头皮扛了下来.一直想发一篇帖子纪念下,也一直不知道说个啥,今天实在忍不住了,上点图片吧~~~ 各种元器件(只是小部分啦): 最想说的来了,经过痛苦的设计,郁闷的连线,烦死的修改...看看历经千锤百炼的0-9.9v稳压电源的原理图吧... 再来我同时设计的交通灯(复杂...) 我多想把原理讲给每一

USB2.0IP设计 最近,在学习USB2.0IP的设计,其中包含了CRC校验码的内容,之前学习千兆以太网曾经用到过CRC32校验(https://www.cnblogs.com/Xwangzi66/p/14185143.html),CRC详细原理可见括号的链接,今天则从怎么用工具快速生成Verilog代码的角度介绍. 一 确定CRC5的多项式 G(X)= X^5 + X^2 + 1,输入数据的位宽为11bit,即CRC5中的输入信号[10:0]data_i. 二 在线网页生成CRC5的Veri

一.系统结构 1．基本要求 (1)话音/功率放大器增益均可调: (2)带通滤波器:通带为300Hz-3.4kHz : (3)ADC:采样频率f s＝8kHz,字长不小于8位: (4)语音存储时间≥10秒: (5)DAC:变换频率f c＝8kHz,字长不小于8位: (6)回放语音质量良好. 2．发挥部分 在保证语音质量的前提下: (1)减少系统噪声电平,增加自动音量控制功能: (2)语音存储时间增加至20秒以上: (3)提高存储器的利用率(在原有存储容量不变的前提下,提高语音存储时间): (4)把

前言 由于Vivado自带的verilog编辑器确实难用,写起来效率不高,因而寻找到了以下教程. 解决方案 引用sublime作为vivado外部verilog编辑器 sublime text中文编码问题

1:什么是同步逻辑和异步逻辑?(汉王) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系. 答案应该与上面问题一致 [补充]:同步时序逻辑电路的特点:各触发器的时钟端全部连接在一起,并接在系统时钟端,只有当时钟脉冲到来时,电路的状态才能改变.改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入 x 有无变化,状态表中的每个状态都是稳定的. 异步时序逻辑电路的特点:电路中除可以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件,电路中没有统一

数据仓库系列文章(持续更新) 数仓架构发展史 数仓建模方法论 数仓建模分层理论 数仓建模-宽表的设计 数仓建模-指标体系 数据仓库之拉链表 数仓-数据集成 数仓-数据集市 数仓-商业智能系统 数仓-埋点设计与管理 数仓-ID Mapping 数仓-OneID 数仓-AARRR海盗模型 数仓-总线矩阵 数仓-数据安全 数仓-数据质量 数仓-数仓建模和业务建模 工欲善其事,必先利其器,所以开始数仓建模之前我们还是要选择一个合适的建模工具,江湖上混怎么能没有一个响亮的名号和趁手的武器呢,PDMan就是

OC门,又称集电极开路门,Open Collector.   为什么引入OC门?实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上,将这些与非门上的数据(状态电平)用同一条导线输送出去.因此,需要一种新的与非门电路--OC门来实现“线与逻辑”.   OC门主要用于3个方面:(1)实现线与逻辑(2)用做电平转换(3)用做驱动器.   1.实现线与逻辑,两个或两个以上输出端直接相连输出“AND”的功能 2. 实现与或非逻辑,用于电平转换.驱动器(TTL电平转换为CMOS电平)   2

1.Hive的官网上介绍了三个可以在Windows中通过JDBC连接HiveServer2的图形界面工具,包括:SQuirrel SQL Client.Oracle SQL Developer以及DbVisualizer. 2.SQuirrel SQL Client 从http://squirrel-sql.sourceforge.net/下载最新的squirrel-sql,版本为3.7.1,安装后打开. 1. 新建Driver,注意添加运行所依赖的Hive和Hadoop jar包 本人是用3.

DMA,全称为:Direct Memory Access,即直接存储器访问.DMA传输方式无需CPU直接控制传输,也没有中断处理方式那样保留现场和恢复现场的过程,通过硬件为RAM与I/O设备开辟一条直接传送数据的通路,能使CPU的效率大为提高. DMA设置的一般步骤可以总结为如下几个步骤: 1．DMA时钟使能 2．DMA设置复位 3．设置DMA基地址,内存地址,输出方向参数 4．设置DMA数据大小,优先级,使用通道参数 5．DMA工作方式初始化 6．使能DMA 7．编写中断处理函数 前端采集模块

-1=1(即Di=1). Di=(Y1' * Y2' * Y4' * Y7')'可以得到74HC138来表示,(注意:Ai,Bi,Ci-1的各自位权对应A2,A1,A0) Ci同理可得.

STM32 的通用定时器是一个通过可编程预分频器(PSC)驱动的 16 位自动装载计数器(CNT)构成.STM32 的通用定时器可以被用于:测量输入信号的脉冲长度(输入捕获)或者产生输出波形(输出比较和 PWM)等.使用定时器预分频器和 RCC 时钟控制器预分频器,脉冲长度和波形周期可以在几个微秒到几个毫秒间调整. STM32 的每个通用定时器都是完全独立的,没有互相共享的任何资源. 通用定时器设置的一般步骤可以总结为如下几个步骤: 1．定时器时钟使能 2．设置定时参数 3．定时器工作方式初始化

STM32F103C8T6拥有3个ADC,其独立使用已经在本文的3.1.3里面有详细的介绍,这里主要是介绍双ADC的同时使用,即STM32的同步规则模式使用.在此模式在规则通道组上执行时,外部触发来自ADC1的规则组多路开关(由ADC1_CR2寄存器的EXTSEL[2:0]选择),它同时给ADC2提供同步触发.此功能必须使用DMA通道.同时两组数据是公用一个寄存器,ADC1数据在低16位,ADC2数据在高16位.由于保证数据稳定,在双ADC同步规则模式的情况下,还添加了多通道同时采样. ADC1

CMOS 传输门从结构上看是由一个PMOS和一个NMOS管组成 先简单粗略讲讲PMOS管和NMOS管导通与截止吧 首先我们MOS管有三个极,源极(S:Source).漏极(D:Drain)和栅极(G:Gate) 我们理解为NMOS它是高电压导通,PMOS为低电压导通 则当栅极g为0时,NMOS截止,PMOS导通 当栅极g为1时,NMOS导通,PMOS截止 回到CMOS传输门,C和 /C是互补控制信号,PMOS管和NMOS管的源极漏极相互连接,结构对称,则输入输出可互换使用 1.当C=VDD时,/

杭电OJ1789http://acm.hdu.edu.cn/showproblem.php?pid=1789 南阳OJ236http://59.69.128.203/JudgeOnline/problem.php?pid=236 1.最简单的贪心法是只有一个东西需要考虑(如安排会场,只需要将   "时间"  进行排序), 即使需要考虑两个,也有一个明显的先后顺序(比如应先考虑开头时间,开头一样的,再找结束时间早的) 2.而稍难的问题如这两个题目的贪心法则是建立在两个处于平行地位的东西上

(7.2)节:   递归问题    1.题干: 递归方便表达,但是性能上消耗过多 1.有个小孩正在上楼梯,楼梯有n阶台阶,小孩一次可以上1阶.2阶.3阶. 请实现一个方法,计算小孩有多少种上楼的方式. 为了防止溢出,请将结果Mod 1000000007 给定一个正整数int n,请返回一个数,代表上楼的方式数. 保证n小于等于100000. 1.关键代码1: int k2(int n) {int rte=0; if(n==1) return 1; if(n==2) return 2; if(n=

verilog学习教程(以Vivado为载体)https://vlab.ustc.edu.cn/guide/index.html 中科大的数电实验网站https://vlab.ustc.edu.cn/

http://bbs.elecfans.com/jishu_278578_1_1.html 掌握FPGA可以找到一份很好的工作,对于有经验的工作人员,使用FPGA可以让设计变得非常有灵活性.掌握了FPGA设计,单板硬件设计就非常容易(不是系统设计),特别是上大学时如同天书的逻辑时序图,看起来就非常亲切.但FPGA入门却有一定难度,因为它不像软件设计,只要有一台计算机,几乎就可以完成所有的设计.FPGA设计与硬件直接相关,需要实实在在的调试仪器,譬如示波器等.这些硬件设备一般比较昂贵,这就造成一定

既然选择了远方,便不顾风雨兼程,一路走下去. —韩彬 在看bingo的书时,看到这样写到.做什么事情都不容易,学习也是,所以一个词很重要不忘初心.作为一名大二的学生,我很高兴能够将自己学习FPGA的过程记录下来,一是方便自己以后回头看的时候能够有所感触,而是想分享自己初学入门是的一些经验给予初学者,能尽量少走弯路. 我是大一暑假开始学习FPGA的,我是微电子专业,学校大三才开数电,大一的时候受老师推荐进了一个实验室,但是没有好好珍惜机会.最后便不退自出.大二学校FPGA创新实验室纳新,我非常想加

如何学习FPGA 版权声明:本文为博主原创文章,未经博主允许不得转载. https://blog.csdn.net/k331922164/article/details/44626989 PS:笔者强烈建议诸位注册一个EETOP的账号,每天签到或者发贴.回贴就有积分了,里面的资源非常丰富,各种软件.资料都能找到.一.入门首先要掌握HDL(HDL=verilog+VHDL). 第一句话是:还没学数电的先学数电.然后你可以选择verilog或者VHDL,有C语言基础的,建议选择VHDL.因为veri