解决方法:建工程的时候不要选择empty application,而是选择hello  world,里面会自动包含platform.c,platform.h等. 另外,常用的xgpio.h头文件有时候需要自己添加路径(Paths and Symbols):比如我的在 D:\vivado\vivado2016.2\SDK\2016.2\data\embeddedsw\XilinxProcessorIPLib\drivers\gpio_v4_1\src 里面就包含有下面这些函数和头文件:

一.原理简介 Vivado版本:2016.2 OLED型号:128*32的UG-2832HSWEG04 ZedBoard的OLED部分电路原理图如下:(需要我们关心的是我用红色椭圆标注出来的3处,一共6个信号) zedboard控制OLED的主要方法是:自己设计一个IP核,把OLED对应的6个控制引脚进行逻辑设计和约束,IP核通过AXI总线,把OLED对应的6个控制引脚和PS联系起来.通过PS编写相应的驱动程序,即可实现对OLED的控制.方案如下:  二.在Vivado中进行硬件设计 1.创建工

基于Vivado的嵌入式开发 ——PS走起 硬件平台:ZedBoard 开发工具:Vivado 2014.2 1.规划 废话不多说,依然是流水灯,这次是采用PS+PL实现. 功能依旧简单,目标是为了学习IP核的添加方式.熟悉嵌入式系统设计界面.熟悉Vivado下ChipScope的使用方法. 1) 项目功能:流水灯 2) 编程语言:C 3) 设计流程:建立工程à添加ARM内核.GPIO IPà综合.实现.烧写à板级测试(此处不再给现象,和上一篇相同) 2.设计 整体框图为: 核心功能由ARM软件

前面我做了几个实验 都没有用过 开关,这一次用一用 发现 vivado 真的挺方便 所以 使用 vivado 开发 1.建工程 我使用 vivado 2013.4 创建新工程 –> next –>next 勾选 Do not specify sources at this time   //这样跳过后面两个添加文件页面 选择 board –> zedboard –>next –>finsh 就创建完了. 2.PL端 IP核添加与连线 创建一个空的 Diagram Create

[TOC] Platform Library提供了一组适用于开发板的API函数.我们可以使用它来快速入手开发板. 1.启动CCS,建立一个空的工程 2.添加include路径 "C:\Program Files\Texas Instruments\pdk_C####_1_0_0_xx\packages" 3.添加下列链接库到C6000 Linker section中的File Search Path "C:\ti\pdk_c667x_2_0_3\packages\ti\pla

ref: http://www.cplusplus.com/doc/tutorial/preprocessor/ concolusion: directives: #define #undef #include #if #else #elif #endif #ifdef #ifndef #error ( #warning is NOT A STANDARD DIRECTIVE,  since not shown in the page above, but most compilers have

1.Prepare Hadoop Streaming Hadoop streaming allows you to create and run Map/Reduce jobs with any executable or script as the mapper and/or the reducer. 1.1.Download Hadoop Streaming fit for your hadoop version For hadoop2.4.0, you can visit the foll

最近在关注的问题是怎么样从ps端丢数据到ram, 然后用ip核进行处理后再输送到ram,ps端可以读取. 参考文献:[OpenHW参赛手记]AXI-Stream接口开发详细流程 首先按照作者的探索思路在 VIVADO 2013.4 下实践了一下AXI-Stream-FIFO bd: standalone test: #include "xparameters.h" #include "platform.h" #include "xllfifo.h"

AXI HP接口的DMA+GIC编程(参照博客) 参照文档:UG873,博客文档 参考设计代码文件:ug873源码 我的Vivado+SDK工程文件打包(60+M) 我的DMA驱动程序(已完成) Vivado 接线图: 地址分配: AXI-CDMA IP核,是由PL完成的将数据从内存的一个位置搬移到另一个位置,无需CPU来插手. AXI CDMA 从机接口连接到PS 通用主机接口M_AXI_GP1.用于PS 来配置AXI 寄存器用于数据传输和状态检测. AXI CDMA 主机接口连接到PS 高性

很久很久没有更新过博客了,今天来扒一扒FPGA上CPU软核的使用. 主要完成的功能:使用的开发板是nexys 4 DDR,板上有16个switch以及16个LED,需要完成microblaze对led的控制以及将switch作为外部中断源. 一.自定义GPIO IP核 还是在Tools里面选择Create and Package IP,新建AXI4外设,本次需要新建两个GPIO外设,一个作为GPIO_IN,一个作为GPIO_OUT. GPIO_OUT就是简单的将CPU下发的数据输出到PIN脚,输

GPIO LED AND KEY: part1:gpio leds and gpio btns combination. (include 1~4) part2:use gpio btns interrupt to trigger led on and off. (include 5, 6, 7) part3:some useful tips. (include 8) my vivado & sdk projects ( ready to download): 1.custom_ip ( onl

ZYNQ是一款SOC芯片,之前使用VGA做过的实验只是PL(Programmable Logic)部分,而ZYNQ最突出的功能,就是内部的双核Cortex-A9,所以从现在开始我将学习ZYNQ的SOC学习(PL部分). 本实验的目的是熟悉ZYNQ的PS(Processor Subsystem)部分使用方法,了解开发板资源,做一个最小系统Hellow world,使用资源有ARM Cortex-A9.DDR3内存.一个UART串口.实验内容是,将写好的程序加载到DDR内存中,然后CPU一条一条执行

目的: 自定义一个IP核,通过AXI总线与ARM系统连接 环境: Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板: Zc702 第一步: 新建一个自定义的HDL模块,本实验新建一个16位加法器,保存为test.v,代码如下 module test( input [15:0] a, input [15:0] b, input clk, output reg [15:0] sum ); always@(posedge clk) begin sum  <=

目的: 自定义一个IP核,通过AXI总线与ARM系统连接 环境: Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板: Zc702 第一步: 新建一个自定义的HDL模块,本实验新建一个16位加法器,保存为test.v,代码如下 module test( input [15:0] a, input [15:0] b, input clk, output reg [15:0] sum ); always@(posedge clk) begin sum  <=

这次借助zynq的内嵌的XADC来采集zynq内部的一些参数: •VCCINT:内部PL核心电压 •VCCAUX:辅助PL电压 •VREFP:XADC正参考电压 •VREFN:XADC负参考电压 •VCCBram:PL BRAM电压 •VCCPInt:PS内部核心电压 •VCCPAux:PS辅助电压 •VCCDdr:DDR RAM的工作电压 这次这个程序的开发流程和之前讲的别无二致,希望大家能够完全的熟悉这个流程~~ 还是和往常一样,新建一个Block Design,并且向其中添加zynq核以及

上篇文章实现了了PS接受来自PL的中断,本片文章将在ZYNQ的纯PS里实现私有定时器中断.每个一秒中断一次,在中断函数里计数加1,通过串口打印输出. *本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本:Vivado 2015.2 Xilinx SDK 2015.2* 中断原理 中断对于保证任务的实时性非常必要,在ZYNQ里集成了中断控制器GIC(Generic Interrupt Controller).GIC可以接受I/O外设中断IOP和PL中断,将这些中断发给CP

本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享,通过zynq PS端的Master GP0端口向BRAM写数据,然后再通过PS端的Mater GP1把数据读出来,将结果打印输出到串口终端显示. 涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用.   本系列文章尽可能的让每一个实验都相对独立,过程尽可能保证完整性,保证实验的可重现性. 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍.   本文所

本篇文章主要介绍外设(PL)产生的中断请求,在PS端进行处理. 在PL端通过按键产生中断,PS接受到之后点亮相应的LED. 本文所使用的开发板是zedboardPC 开发环境版本:Vivado 2015.4 Xilinx SDK 2015.4 搭建硬件工程 建好工程后,添加ZYNQ IP 双击 ZYNQ,打开Re-customize IP对话框,使能IRQ_P2P 使能UART1 点击Run Connection Automation,按照如图所示配置,点击OK 添加一个GPIO IP,按照如图

本编文章的目的主要用简明的方法对DDR3进行读写,当然这种方式每次读写都需要CPU干预,效率是比较低的,但是这是学习的过程吧. 本系列文章尽可能的让每一个实验都相对独立,过程尽可能保证完整性,保证实验的可重现性. 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍. 本文所使用的开发板是兼容zedboardPC 开发环境版本:Vivado 2015.4 Xilinx SDK 2015.4 生成硬件系统 新建vivado工程 选择Zedboard 新建Block Design 添加ZYN

zynq最核心的设计理念就是软件加硬件,即PS+PL.通过软硬件协同设计,结合了FPGA与双arm9内核,对于嵌入式拥有极大的优势. SoC:System on Chip的缩写,称为芯片级系统,也有称片上系统,意指它是一个产品,是一个有专用目标的集成电路,其中包含完整系统并有嵌入软件的全部内容. 整个片上系统主要使用资源:ZYNQ系列FPGA XC7Z020.2片DDR.串口芯片(USB转UART).zedboard板子自带了这些资源,不需要另外添加模块. PL部分(VIVADO): 新建工程,