1. Microprocessor Design Principales and Practrices with VHDL  特点:电路与VHDL一一对应,比较清楚,而且还用MAX+plus进行仿真 2. VLSI概论 谢水瑞 比较简单和清楚 3. The designer's guide to VHDL 3rd Peter J.Ashenden 例子比较多 4. CPU Design : Answers to FAQ springer 5. Verilog数字系统设计-RTL综合.测试平台与验

在Android 2.3(Gingerbread) 系统的时候,我写过一篇关于“Android 震动马达系统“的文章,当时的Linux内核还是2.6版本的.写那篇文章的目的,是想彻底的了解从硬件到驱动,再到应用的运作流程.完成了之后,文章一直仍在草稿箱里面没发表:今天看到,决定整理一下,重新发表.目的是想和大家分享自己对Android系统的一点认识:以马达为代表,来考究“Android是如何一步步工作的.它从硬件设计,到Linux驱动,再到HAL,再到JNI,再到Framework,最后到被应用

IC设计推荐书籍 听语音 | 浏览:779 | 更新:2014-07-19 10:52 1 2 3 4 5 6 7 分步阅读 接触IC设计这一行已经有7年的时间了,前面4年是大学本科,用来学习知识,现在发现那时的课程种类太多了,包括:通信,电子,控制等等:后三年是研究生生涯,大部分的时间是在实习,给人打工,多少也学习到了一些东西,但是成长很慢,很不满意.这七年唯一的好处就是积累了许多的资料,学习到怎么去学习,在没有人的帮助下如何自己还能进步,如何去解决问题.本节介绍一些好的书籍或者手册供大家参考

最近在做一个项目,其中有涉及时钟芯片AD9516的硬件设计和软件编程,有些使用心得,供大家参考讨论. AD9516,这是一个由ADI公司设计的14路输出时钟发生器,具有亚皮秒级抖动性能,还配有片内集成锁相环(PLL)和电压控制振荡器(VCO).片内VCO的调谐频率范围为2.55 GHz至2.95 GHz.或者,也可以使用最高2.4 GHz的外部VCO/VCXO.关于资料的获取:1.ADI公司的中文技术支持网站做的非常好,可参考AD9516_0的链接:http://www.analog.com/c

摘要 运动底盘是移动机器人的重要组成部分,不像激光雷达.IMU.麦克风.音响.摄像头这些通用部件可以直接买到,很难买到通用的底盘.一方面是因为底盘的尺寸结构和参数是要与具体机器人匹配的:另一方面是因为底盘包含软硬件整套解决方案,是很多机器人公司的核心技术,一般不会随便公开.出于强烈的求知欲与学习热情,我想自己DIY一整套两轮差分底盘,并且将完整的设计过程公开出去供大家学习.说干就干,本章节主要内容: 1.stm32主控硬件设计 2.stm32主控软件设计 3.底盘通信协议 4.底盘ROS驱动开发

笔者在设计USB2.0时找到了一个官方给的硬件设计正确设计指南,其中有些内容还挺nice的.不单单只是USB的设计,其中有些思想可以应用到其他的场合中. 对于USB2.0而言,全速状态下可以达到480Mbps,带宽相比USB1.0提高了不少.USB2.0的供电大功率供电可以达到500mA,实际上加上USB自身消耗,也就是在450~480mA左右. 1.USB供电 对于外部器件的供电选择,可以使用USB进行供电,也可以自供电.关于USB集线器的介绍参看另外一篇关于USB集线器的介绍. USB进行供

文章来源:成都浩然 与MCU的接口 W5100与MCU接口採用并行总线方式(假设要使用SPI接口,建议採用W5200),因此W5100与MCU的接口设计相对简单.以AT89C52为例,例如以下图所看到的. 外扩一个32K的SRAM(IS62C256),依照图示的硬件接口,地址线A15作为SRAM的片选信号. 因此32K的XDATA地址空间在0×0000~0x7FFF. W5100作为外部接口也映射到89C52的XDATA空间.地址线A15反相(74AHC1G04)后作为W5100的片选信号.因此

参考资料:http://blog.csdn.net/u013625961/article/details/53434189: http://blog.csdn.net/u014276460/article/details/46754451: http://blog.csdn.net/xuefeng_apple/article/details/52304053: what’s HDMI? 英文全称:H-High,D-Definition,M-Multimedia,I-Interface:高清晰度多

https://mp.weixin.qq.com/s/bAPiPURZd-YsbV5PbzwpQQ 编者按:随着各大公司对于数据计算的要求越来越高,实时AI成为了研究者们关注的重点.在美国西雅图举行的微软Build开发者大会上,微软发布了最新的基于FPGA的Project Brainwave预览版.Project Brainwave是一个旨在加速实时AI计算的硬件架构,能够部署在Azure云端以及边缘设备上,帮助用户实现低成本的实时AI计算.本文译自微软人工智能博客“Real-time AI:

本文参考:http://www.elecfans.com/article/83/116/2018/20180207631874.html https://blog.csdn.net/wangdapao12138/article/details/79763343 第一次写博客,不喜勿喷,谢谢!!! DC/DC电源指直流转换为直流的电源,从这个定义上看,LDO(低压差线性稳压器)芯片也应该属于DC/DC电源,但一般只将直流变换到直流,且这种转换方式是通过开关方式实现的电源称为DC/DC电源. 一.工

usb工业相机之硬件设计-双缓冲-双端口sdram-fpga 在前期的产品设计中,采用cb提供的结构,68013直接操作摄像头,iic配置摄像头寄存器,板载晶振提供时钟,摄像头的pclk直接接ifclk. 这样的好处在于成本最低, 缺点是帧率有限,实测ov7725及ov7670  在raw格式下帧率最高在50fps左右,再高就有错位了. 因为fifo时钟有限值,最高是48Mhz,所以pclk不能高于48Mhz,其实在24Mhz以上就很难工作稳定了,因为无fpga控制,写入fifo数据,未按时读出

人工智能包括三个要素:算法,计算和数据.人工智能算法目前最主流的是深度学习.计算所对应的硬件平台有:CPU.GPU.FPGA.ASIC.由于移动互联网的到来,用户每天产生大量的数据被入口应用收集:搜索.通讯.我们的QQ.微信业务,用户每天产生的图片数量都是数亿级别,如果我们把这些用户产生的数据看成矿藏的话,计算所对应的硬件平台看成挖掘机,挖掘机的挖掘效率就是各个计算硬件平台对比的标准. 最初深度学习算法的主要计算平台是 CPU,因为 CPU 通用性好,硬件框架已经很成熟,对于程序员来说非常友好.

一沙一世界,一树一菩提,我们这个世界的深邃全部蕴藏于一个个普通的平凡当中.小小的厨房所容纳的不仅仅是人们对味道的情感,更有推动整个世界前进的动力.要想理解我们的世界,有的时候只需要细细品味一下我们所喜爱的美食即可.正因为此,我们才规划了<舌尖上的硬件>这样一个系列栏目.通过对美食的品味和体会,我们可以更好地理解许多硬件相关的原理.内涵甚至是趣闻,我们所需要为此准备的,其实仅仅是一颗平和的心而已. 在上一期的<舌尖上的硬件>栏目中,我们第一次接触到了隐藏在食物背后的其与半导体业界的神

一.脉搏波简介 ​ 脉搏一般情况下指的都是动脉脉搏.每分钟的脉搏次数称为脉率,正常情况下与心率是一致的.心脏的一次收缩和舒张成为一个心动周期.在每个心动周期内,心室的收缩和舒张会引起脉内压力的周期性波动,使动脉扩张和回缩,从而使得动脉血管发生有规律的搏动,称为脉搏.当脉搏在血管中向前传递的时候,是采用波浪式向前,所以称为脉搏波.脉搏波是一种波的形式,当心脏规律性的进行收缩和舒张运动的时候,血液注入到主动脉流经身体其他部位时产生的一种波.心室进行收缩运动的时候,主动脉瓣会呈现一种被张开的状态,血液

CPU: 主要2个厂商 Inter:core(酷睿) > pentinum(奔腾) > celeron(赛扬) AMD:athlon(速龙) > semporn(闪龙) 主频(GHz) 主流有2.4GHz.3.0GHz等  主频越高性能较优越 计算公式  主频=外频/倍频系数 FSB(前端总线  MHz) CPU与外界交换数据的最主要通道FSB的处理速度   速度越快较优越 高速缓存 内置在CPU中进行高速数据交换的储存器分一级缓存(L1Cache)二级缓存(L2Cache)以及三级缓存

一.硬件电路接口图片 1.ADXL345硬件接口图片使用的是SPI端口进行通信,这样读取数据比较快且后续也可以转化为IIC通信接口. 在网上找一些发现IIC接口的比较多,所以本人就DIY做SPI的通信. 2.STM32F103T系列单片机作为MCU  资源比较丰富.本人比较熟悉开发速度较快 硬件电路首先是为了实现功能,所以设计比较简单.后续小编想做无线蓝牙的数据传输,所以硬件上也留了蓝牙串口通信的硬件接口和3.3V电源管理.                                暂且将硬

1.物理CPU数:计算机上实际配置的CPU个数. //查看计算机物理CPU个数(必须先sort后uniq) cat /proc/cpuinfo | grep "physical id" | sort | uniq | wc -l // 当前计算机有2个物理CPU 2.CPU核数:CPU上集中的处理数据的CPU核心个数. 计算CPU核数=物理CPU个数 * 每个物理CPU的核数.例如你的计算机有两个物理CPU,每个CPU是双核,那么计算机就是四核的. //查看每个物理CPU的核数 cat

类别 描述 检视规则 原理图需要进行检视,提交集体检视是需要完成自检,确保没有低级问题. 检视规则 原理图要和公司团队和可以邀请的专家一起进行检视. 检视规则 第一次原理图发出进行集体检视后所有的修改点都需要进行记录. 检视规则 正式版本的原理图在投板前需要经过经理的审判. 差分网络 原理图中差分线的网络,芯片管脚处的P和N与网络命令的P和N应该一一对应. 单网络 原理图中所有单网络需要做一一确认. 空网络 原理图中所有空网络需要做一一确认. 网格 1.原理图绘制中要确认网格设置是否一致.   

一.DDR电源简介 1. 电源 DDR的电源可以分为三类: a.主电源VDD和VDDQ,主电源的要求是VDDQ=VDD,VDDQ是给IO buffer供电的电源,VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用. 有的芯片还有VDDL,是给DLL供电的,也和VDD使用同一电源即可.电源设计时,需要考虑电压,电流是否满足要求,电源的上电顺序和电源的上电时间,单调性等.电源电压的要求一般在±5%以内.电流需要根据使用的不同芯片,及芯片个数等进行计算.由于DDR的电流一般都比较大,所以

打算使用Cyclone IV的FPGA挂DDR2,按照流程,先使用Quartus跑IP,跑引脚分配,综合OK了再设计硬件,这部分主要是DM和DQS信号比较头疼,研究了好久才找到方法. 在Intel官网查找DDR2 IP的User Guide找到详细的IP描述文件参考链接: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/ug_ddr_ddr2_sdram_hp.pdf?wapkw=ddr+an

1.dw1000最小系统 2.器件选择建议: 射频前端  射频前端需要将差分信号转换成单端射频信号,一般使用HHM1595A1(俗称巴伦). 频率参考  晶振一般选择38.4MHZ的TCXO,但是要注意加上LDO(TPS73601DBVR) PLL环路滤波器  dw1000内部有两个锁相环电路,可生成基带处理时钟和RF本地震荡信号,每个PLL都需要外部环路滤波! 3.3V电源  dw1000有8个电源引脚,其中6个提供3.3V标称电压,其中2个可选择提供1.8V的较低电压. 每个3.3V电源至少