转载请标明出处 1. System Verilog文本值和数据类型 1.1. 增强的文本值赋值 相对于verilog,SV在文本值赋值时可以1.无需指定进制 2.赋值可以是逻辑1 用法: reg [63:0] data; data = '0 //fills all bits on the left-hand side with 0 按位赋值 data = '1; // fills all bits on the left-hand side with 1 data = 'x(z); //
java交换两个变量的值 1.幼儿园版 package tst; public class Test { public static void main(String[] args) { String x = "xx"; String y = "yy"; exchange(x, y); System.out.println(); System.out.println(x+"<->"+y); } private static void