最近在做一个项目,其中有涉及时钟芯片AD9516的硬件设计和软件编程,有些使用心得,供大家参考讨论. AD9516,这是一个由ADI公司设计的14路输出时钟发生器,具有亚皮秒级抖动性能,还配有片内集成锁相环(PLL)和电压控制振荡器(VCO).片内VCO的调谐频率范围为2.55 GHz至2.95 GHz.或者,也可以使用最高2.4 GHz的外部VCO/VCXO.关于资料的获取:1.ADI公司的中文技术支持网站做的非常好,可参考AD9516_0的链接:http://www.analog.com/c

1.设计中的FIFO.状态机接口需要有异常恢复状态和状态上报机制,格雷码电路防止被综合电路优化掉. a)自行设计的格雷码FIFO(一般用于连续数据流跨时钟域)用Synplify综合时,为了防止被优化需要添加综合引导语句:“synthesis_syn_preserve = 1”: b)各种综合工具均有状态机安全模式,综合时候建议打开. 2.电路中所以寄存器.状态机.计数器.FIFO在单板上电复位时以及使用前必须处于一个已知状态. a)对电路中的寄存器.状态机.计数器.FIFO必须进行异步复位(不依

1. 代码比较简单,总结起来是用逻辑运算替代了数学运算加减,应该是因为这样的逻辑资源耗费的少.S是A+B的个位,CO是A+B的进位. module half_adder(A,B,S,CO); input A,B; output S,CO; assign S=A^B; assign CO=A&B endmodule 2. quartus13.1不支持中文路径,下面研究下生成的逻辑资源,差不多6K的逻辑资源,我们用到了2个,究竟是那两个? 3. 当然目前猜测是CO和S各用了一个逻辑资源,一个逻辑资源

不管是学FPGA还是C语言,任何一种代码的学习都离不开大量的代码阅读,也就是多看,多学习别人的代码.初学者在学习的过程中更为重要的是模仿,模仿别人的代码算法怎么去处理的,模仿多了,代码看的多了,能力自然就有所提升了. 说到这里不免有人问,那是不是去抄袭别人的代码啊,这种行为多可耻啊.个人认为,如果有这种高尚的想法的话,一定要尽早的放弃IT行业.对于初学者来说,要学习的东西很多都是技术成熟的了,相关网站上有很多开源代码进行参考的,我们不是直接拿过来用,而是要读懂它的每一行,他是怎么处理的.只有这样

很多FPGA工程师都会遇到timing的问题,如何让FPGA跑到更快的处理频率是永久话题.决定FPGA的timing关键是什么?如何才能跑到更快的频率呢? A. 第一步需要了解FPGA的timing路径: 图1.时序模型 在任何设计中最普通的时序路径有以下4种: 1 输入端口到内部时序单元路径: 2 从时序单元到时序单元之间的内部路径: 3 从内部时序单元到输出端口之间的路径: 4 输入端口到输出端口之间的路径: B.第二步需要能够读懂FPGA的timing报告,从而找到影响timing的问题:

[iCore3 ARM代码下载地址][全部]DEMO1.0测试程序发布例程一:ARM驱动三色LED例程二:读取arm按键状态例程三:EXTI中断输入实验——读取ARM按键状态例程四:USART通信实验——通过命令控制LED 例程五:SYSTICK定时器实验——定时点亮LED例程六:IWDG看门狗实验——复位ARM例程七:WWDG看门狗实验——复位ARM例程八:定时器PWM实验——呼吸灯例程九:ADC实验——电源监控例程十:RTC实时时钟实验——显示日期和时间例程十一:DMA实验——存储器到存储器

前仿真也称为功能仿真,主旨在于验证电路的功能是否符合设计要求,其特点是不考虑电路门延迟与线延迟,主要是验证电路与理想情况是否一致.可综合FPGA代码是用RTL级代码语言描述的,其输入为RTL级代码与Testbench. 后仿真也称为时序仿真或者布局布线后仿真,是指电路已经映射到特定的工艺环境以后,综合考虑电路的路径延迟与门延迟的影响,验证电路能否在一定时序条件下满足设计构想的过程,是否存在时序违规.其输入文件为从布局布线结果中抽象出来的门级网表.Testbench和扩展名为SDO或SDF的标准时

上午在论坛看到个热帖,里头的题目挺有意思的,简单的记录了一下. 0. 题目 在FPGA上实现一个模块,求32个输入中的最大值和次大值,32个输入由一个时钟周期给出.(题目来自论坛,面试题,如果觉得不合适请留言删除) 从我个人的观点来看,这是一道很好的面试题目: 其一是这大概是某些机器学习算法实现过程中遇到的问题的简化,是很有意义的一道题目: 其二是这道题目不仅要求FPGA代码能力,还有很多可以在算法上优化的可能: 当然,输入的位宽可能会影响最终的解题思路和最终的实现可能性.但位宽在一定范围内,譬

USB 2.0接口,实测速度40Mbyte/s: 一个接口实现两种功能(USB2.0+FPGA配置): 免固件开发: 完整的FPGA代码,即拿即用: FPGA逻辑工程师开发USB接口福音: 平台可移植性强 缩短产品开发周期

用FPGA对ASIC进行原型验证的过程   reference:http://xilinx.eetrend.com/d6-xilinx/article/2018-10/13736.html     鉴于芯片设计的复杂度提升, 成功设计一个芯片所牵扯的步骤与过程也愈加复杂,所需花费的资金也成倍增加,一个典型的芯片开发项目的周期和花销如下所示 可以见到在芯片制造出来之前,很多精力会花费在RTL代码验证工作上,另外软件的相关开发工作,也会在得到芯片前开始,这2方面都需要借助FPGA原形来模拟芯片的行为

-----------------------------------------author:pkf ------------------------------------------------time:2015-3-17 -----------------------------------------------------qq:1327706646 (0)应用背景 (1)i2c 两根线 (2)spi 用作控制接口4根线 (2)emif 用作大数据传输接口16位数据带宽 (3)dma

问题 FPGA代码写完后编译不报错,但是显示使用的逻辑单元数(Total logic elements)为0.当然程序也不工作. 我用的是Intel Altera FPGA,verilog语言,在Quartus下开发. 原因 顶层模块没有有效的输出.或者输出非常简单,无需逻辑单元.而这往往不是你的真实意图,说明代码有问题. 例如输出没有赋值,或者输出连接着子模块的输出,但是子模块的输出出现问题. 如果没有正确地设置顶层模块的输出,或者输出非常简单.则编译时被优化,认为模块无输出,或者输出无需逻辑

重点分析一.AXI_VDMA_1 之前一直认为这个就是内含有DDR的ip核(......最近才搞懂是个啥),后来经过对FDMA的分析发现这就是个框架,通AXI总线挂载到bus总线,可以实现PL端FPGA代码直接读写PS侧的DDR. 几个关键的AXI(AXIS)总线接口: (1).S_AXI_LITE接口:该接口收到ZYNQ核和GP总线控制,M_AXI_GP接口通过AXI-Lite总线控制VDMA的配置 (2).M_AXIS_MM2S接口:本接口将从DDr中读取的数据发送到sobel处理ip (3

此博客转自CSDN:http://blog.csdn.net/xx116213/article/details/50535682 这个博客只对自己理解CY7C68013的配置有一定的帮助,对于配置CY7C68013,使其与FPGA通信,还是官方给的文档AN61345以及附件代码更详细直观. 1 USB 概述 USB名称解释 USB是通用串行总线(Universal Serial Bus)的缩写.能过在计算机运行过程中随意地接入,并且立刻就能投入工作,那么这样的特性叫做即插即用PnP(Plug a

 [源代码完全开源,过几天连同硬件一起发布] 花了好久的时间,我们的fpga工程师才完成这液晶模块的驱动代码,其核心价值如下: 1.完全基于fpga驱动,sdram当做缓存: 2.内建双缓冲机制:方便应用:   3.触摸模块完全基于fpga代码,减轻cpu(stm32)的负担,stm32直接读寄存器即可:   4.长时间测试稳定可靠,甚至 将近半米的排线通信,都无雪花:   5.软件库移植了 emwin 5.22,功能强大.方便开发..   虽然fpga驱动屏幕.sdram作缓存应用的很多,但是

本文是我近段时间的学习总结,主要参考了Xilinx的技术文档以及部分网上其他资料.文档主要包括ug998<Introduction to FPGA Design Using High-Level Synthesis>,ug871<Vivado Design Suite Tutorial :High-level Synthesis>,ug902<Vivado Design Suite User Guide:High-level Synthesis>.受限于个人的FPGA水

  System generator 安装之后会在Simulin模块库中添加一些Xilinx FPGA专用的模块库,包括Basic Element,Communication,Control Logic,DataTypes,DSP,Math,Memory,Shared Momory,Tool等模块库,只有使用这里的模块才能进行FPGA算法的仿真以及进行综合等等. 使用这些模块就可以简单的选一些模块,连一些线就能自动生成你需要的HDL代码,将开发人员从底层枯燥的代码编写中解脱出来,将更多的精力放在

来源 http://blog.sina.com.cn/s/blog_6c7b6f030101ctlh.html 一. Modelsim简介 Modelsim仿真工具是Model公司开发的.它支持Verilog.VHDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句,而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值,可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等,比quartus自带的仿真器功能强大的多,是目前业界最通用的仿真

IFCLK应该是clkout,与数据同步 flagd就是就是slcs FPGA的系统时钟用FX2LP的clkout时钟,个人觉得关键点在时钟是48M,别的异步时钟也是可以的. 模式配置 使用的模式是从设备FIFO. 从设备FIFO下的寄存器配置 FPGA代码架构 FPGA 代码的主要功能是监控从设备 FIFO 的满标志和空标志,然后分别对 FIFO 进行读和写操作.来自 FPGA 的接口时钟(IFCLK)需要转动 180 度,以满足 FX2LP 的从设备 FIFO 接口建立时间的要求. FIFO

1. 概述 采用Xilinx HLS快速实现的部分并行,全流水的LDPC译码器. 环境:Vivado HLS 2018.2 码字:IEEE 802.16e 2/3A 算法:Min-Sum Algorithm 代码:https://github.com/cea-wind/hls_ldpc_dec/ 器件:xc7k160 使用方法: 1. 从GitHub上clone代码 2. 在终端运行命令 vivado_hls -f run_hls.tcl 3. 打开vivado hls GUI,找到生成的工程,

前言 System generator 安装之后会在Simulin模块库中添加一些Xilinx FPGA专用的模块库,包括Basic Element,Communication,Control Logic,DataTypes,DSP,Math,Memory,Shared Momory,Tool等模块库,只有使用这里的模块才能进行FPGA算法的仿真以及进行综合等等. 使用这些模块就可以简单的选一些模块,连一些线就能自动生成你需要的HDL代码,将开发人员从底层枯燥的代码编写中解脱出来,将更多的精力放