Cadence设计时一般不主张在PCB文件中更改Logic(PADS的ECO更改),不过Auto Rename仍然是非常实用的功能,按照布局重排位号,可以让PCB的丝印标识更清晰,容易检查,位号易找,方便维修等.下面简略记录一下Auto Rename简单方法. 1.       备份好Rename前的PCB.brd文件及原理图.DSN文件,并确保Capture导入Allegro文件无异常,防止操作失误导致前功尽弃. 2.       Allegro中点击Logic-->Auto Rename R

1 什么是后仿真? 后仿真也成为时序仿真,门级仿真,在芯片布局布线后将时序文件SDF反标到网标文件上,针对带有时序信息的网标仿真称为后仿真. 2 后仿真是用来干嘛的? 检查电路中的timing violation和 test fail,一般都是已知的问题.一般后仿真花销2周左右的时间. 网标仿真的目的是检查RTL仿真和综合后的一致性(logic Equivalence check),由于网标仿真非常慢,所以网标仿真不充分,有的公司没有网标仿真,即使有后仿真,后仿真一般是时间非常少,因为后仿真时间

标准延迟格式(英语:Standard Delay Format, SDF)是电气电子工程师学会关于集成电路设计中时序描述的标准表达格式.在整个设计流程中,标准延迟格式有着重要的应用,例如静态时序分析和后仿真.SDF在设计中的作用: SDF in the design process Back-Annotation of Timing Data for Design Analysis(STA tool and simulation tool) Forward-Annotation of Timin

最近一段时间使用modelsim, 一,安装 使用的时候,出现license验证不对. 由于经常换虚拟机,要注意首先MAC地址是否换了,如果换了,license要重新做! 其次/etc/hosts的IP地址要和ifconfig的IP地址一致. 如果仍然不行,就重启linux. quartus破解在不同的linux操作系统处理不一样,centos是最稳定的操作系统,it can be installed correctly. however ubuntu,fedora有些不一样,这个花了我不少时间

SDF(Standard Delay Format)是一种存储timing data的文件,其中的数据是tool-independent的 可以包括: 1)Delay: module path, device, interconnect, port 2)Timing checks: setup, hold, recovery, removal, skew, width, period 3)Timing environment: SDF file支持hierarchical timing anno

在不同的simulation中的capturing switching activity: SAIF:Switching Activity Interface Format,包含toggle counts和static probabilities. RTL中的SAIF文件包含primary input,hierarchical port,sysnthesis-invariant单元如sequential elements. block box cells,tristate cell,latche

显示任务:$display,$write, 前者总会输出一个换行符,后者不会.固定输出格式版:$displayb/$displayo/$displayh/$writeb/$writeo/$writeh. (%m 显示模块路径, \转义字符) $fmonitor(file, "%m:%t addr = %h data = %h", $realtime, addr, data); 监控任务:$monitor, $strobe, 前者同一仿真时候只能触发一个task,还有控制任务$monit

1.如何在allegro中取消花焊盘(十字焊盘) set up->design parameter ->shape->edit global dynamic shape parameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact 2.allegro 中如何设置等长 setup -> constraints->electrical->net->routing-&

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 前面介绍的设计都不算很复杂,都是使用时钟的默认行为作为电路的约束,都存在有路径给你约束,即信号的变化要在一个时钟周期内完成,并达到稳定值,以满足寄存器的建立和保持的要求.此外进行可测性设计(design for test)时,为了提高测试的覆盖率,我们经常使用多路(multiplex,简称mux)传输电路的控制时钟,使电路的时钟信号可以由输入端直接

本文如果有错,欢迎留言更正:此外,转载请标明出处 http://www.cnblogs.com/IClearner/  ,作者:IC_learner 概述 前面也讲了一些综合后的需要进行的一些工作,这里就集中讲一下DC完成综合了,产生了一些文件,我们就要查看它生成的网表和信息,下面就来介绍DC综合完成之后要进行哪些工作: 也就是说,DC一般完成综合后,主要生成.ddc..def..v和.sdc格式的文件(当然还有各种报告和log) .sdc文件:标准延时约束文件: 里面都是一些约束,用来给后端的

一.HDL的概念和特征 HDL,Hard Discrimination Language的缩写,翻译过来就是硬件描述语言.那么什么是硬件描述语言呢?为什么不叫硬件设计语言呢?硬件描述语言,顾名思义就是描述硬件的语言,它用文本的形式来描述电子系统硬件结构和行为,是一种用形式化方法来描述数字电路和系统的语言.正是因为如此,硬件与软件不一样,他不像软件,你某天突发奇想,想实现某个的界面,搞搞代码就OK了.硬件它是由实实在在的物理器件搭载而成,用抽象的语言怎么可能弄出一个电路来呢? 一门语言,总有那么一

HVP,hier verification plan,建立整个验证的plan,在验证后期,通过vcs的coverage db可以直接进行反标, 包括反标code coverage,function coverage,testcase等. coverage的database,包括vcs产生的db,自己拿到的external的data, hvp提供一个feature list,pri,当前的design phase等信息,最终生成一份反标后的报告. end user app包括两种方式,urg re

specify block用来描述从源点(source:input/inout port)到终点(destination:output/inout port)的路径延时(path delay),由specify开始,到endspecify结束,并且只能在模块内部声明,具有精确性(accuracy)和模块性(modularity)的特点. specify block可以用来执行以下三个任务: 一.描述横穿整个模块的各种路径及其延时.(module path delay) 二.脉冲过滤限制.(pul

Verilog HDL Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由.VHDL和Verilog HDL两者相比,VHDL的书写规则比Verilog HDL烦琐一些,但Veri log HDL自由的语法也容易让少数初学者出错.国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授Verilog HDL.它们的共同特点是利于由顶向下设计,利于模块的划分与复用,可移植性好,通用性好,设计不因芯片的工艺与结构的变化而变化,更利于向ASIC的移植.Verilog HD

1.如何选择PCB 板材? 选择PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点.设计需求包含电气和机构这两部分.通常在设计非常高速的 PCB 板子(大于 GHz 的频率)时这材质问题会比较重要. 例如,现在常用的 FR-4 材质,在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响,可能就不合用.就电气而言,要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用. 2.如何避免高频干扰? 避免高频干扰的基本思路是

Abtract 关于编写testbench的一些经验总结心得. Introduction 1.基本的Testbench结构 1)常用的编码结构 `timescale 1 ns / 1 ps       // 时间精度和刻度 module 模块名称: DUT输入信号定义:      // DUT输入信号一般定义为reg类型 DUT输出信号定义:      // DUT输出信号一般定义为wire类型 ... DUT                    // 待测module ... initial

verdi安装目录下会有很多小的工具: 1)波形类型转换类:fsdb2saif,fsdb2vcd, log2fsdb(只能增加某些周期性信号,从log txt直接产生fsdb波形,适合于siloti的某些分析) xml2fsdb vpd2fsdb,vcd2fsdb: 2)fsdb的波形合并与抽取:fsdbextract,fsdbmerge: 3)fsdb波形文件的修改,主要是scope:fsdbedit: 4)由fsdb生成force等信息的报告,fsdbreport: 由fsdb拿到file的

       综合技术是提高设计产能的一个很重要的技术,没有综合技术的发展就不可能用HDL实现电路的设计,因为HDL开始是用来供电路仿真建模使用的,到了后来才把其中一部分子集作为可综合的语言,也就是RTL CODE.很多人入门都用HDL做设计,就以为HDL就只是用来做设计的,没有看到HDL最初始的一面,所以在验证时,就无法用好HDL另外一部分强大的功能.有时间还是可以看看Writing Testbench这本书,增强对HDL语言在验证方面作用的了解,也是提高对HDL认识很好的补充.       

source code window: 提供了一个比较友好的界面,将整个设计的source code按设计的层次结构以树状排布,并且可以在代码上反标仿真结果,支持查找.寻找驱动等一些debug常用的操作 schematic window: 将设计原代码提取成电路图,有Hierarchy和Flatten两种方式显示,并且能够提取电路的一部分单独显示,或者是提取某个信号的输入/输出电路等,能够很方便的查勘信号.模块之间的电路关系,同样也可以反标仿真结果: waveform window: 可以载入v

Description lxhgww最近收到了一个01序列,序列里面包含了n个数,这些数要么是0,要么是1,现在对于这个序列有五种变换操作和询问操作: 0 a b 把[a, b]区间内的所有数全变成0 1 a b 把[a, b]区间内的所有数全变成1 2 a b 把[a,b]区间内的所有数全部取反,也就是说把所有的0变成1,把所有的1变成0 3 a b 询问[a, b]区间内总共有多少个1 4 a b 询问[a, b]区间内最多有多少个连续的1 对于每一种询问操作,lxhgww都需要给出回答,聪