可以通过直接对IP核进行仿真验证,通过波形来分析IP核的功能和工作方式,以及各个寄存器之间的工作关系. 也可以通过查看用户指导手册来学习IP核,如下图.

对于比较高级的ip核,altera一般都会提供仿真案例,网上有关于这个IP核的各种仿真方法,但都比较繁琐,前几日,朋友跟我分享了一个比较快速高效的仿真方法,这个方法也是他摸索折腾了一段时间才总结出来的,在此,也谢谢他这种毫无保留的分享奉献精神,估计此套方法可以针对Altera的大多数复杂ip核仿真. 新建工程,生成ip核的步骤我就省略了,直接进入ip核调用仿真部分. 在生成的工程里找到“testbench”文件夹,里面有一个README.txt,打开按照里面的步骤操作即可. 根据上面的步骤,首先

1.altera 提供了两种rom :单口rom和双口rom. 官方文档偷图: 单口rom:输出可以配置寄存器寄存再输出,时钟可以输入输出用不同的时钟. 双口rom:输入输出时钟可不同或者A与B的时钟可不同.输出可寄存. 2.altera 提供了两种ram :单口ram和双口ram.双口ram又分为伪双口ram和真双口ram. 官方文档偷图: 单口ram:读写共用地址线. 伪双口ram:可同时读写,读用读的地址,写用写的地址.避免同时对同一地址单元读写. 真双口ram:两个端口均可读写. 单口r

如果我们直接用Modelsim SE仿真 Altera IP核,首先会进入Quartus II目录下找到IP核对应的仿真库源文件,然后在Modelsim SE中进行编译,添加到Modelsim SE的仿真库中,在仿真对Altera IP核进行仿真时,然后选择对应的仿真库,才可以正常进行仿真.   然而,有时候我们在PC上会安装多个版本的Quartus II软件,此时我们一定要注意,定制IP核的Quartus II 版本一定要和IP核仿真库文件的Quartus II版本保持一致,我之前就是忽略了这

MAC IP核的主要作用是:实现数据链路层协议,分为TX方向与RX方向,TX方向实现的是在原包文的前面加上7个55和1个D5,RX方向则相反.在使用这个 MAC IP核之前,首先确认下自己使用的网卡是支持千兆网卡还是百兆网卡,我自己的电脑是百兆网卡,百兆网卡只支持百兆速率的传输,要按照百兆网卡进行管脚配置. (1)进行管脚配置: 根据数据手册P54.P55进行硬件管脚引出: 千兆网连接模式 千兆网的PHY芯片数据接收与发送管脚txd与rxd均是8bit,需要用pll倍频125M给PHY芯片的gt

Altera 在线资源使用 Altera 在线资源使用 1 1.Altera中文版 2 2.建立myaltera账户 获取官网信息与支持 2 3系统化的设计资源 2 3.1.设计实例 2 3.2.参考设计(有提供应用笔记) 3 3.3.系统建造工具相关支持 3 3.4.技术中心 3 3.5手册资料(器件信息,应用笔记,数据资料,用户指南,相关文档) 4 3.6 演示中心(两方面演示) 4 3.7 Altera 在线培训(重点推荐) 5 3.8 设计流程 7 4.问题解决推荐流程 7 4.1 知识

在Altera的一些IP文档上,提到IP的资源使用情况时,会有primary logic register和secondary logic register这样的术语. 那么什么是primary/secondary logic register呢? Primary registers are the core logic registers; Secondary registers are the implementation, routing and timing closure optimi

原文地址:http://www.cnblogs.com/jacklu/p/6139347.html 正如前几篇博客所说,使用WDF开发PCIe驱动程序是我本科毕业设计的主要工作.在读研的两年,我也分别为所在课题组移植了自己编写的驱动程序,在Windows 32位和64位平台下的PXI.PXIe.PCI.PCIe板卡分别得到了验证. 这篇文章根据自己最新编写的驱动代码(源代码请找博主索取),主要讲述如何为自己的硬件板卡移植驱动程序,并简单讲述如何使用Altera系列FPGA配置PCI IP核,然后

用FPGA来跑ARM 核的时候,刚开始将Keil编译产生的hex文件拿来仿真和下到板子上的时候,发现程序运行不正确.细细观察仿真波形发现,在Altera的ROM IP中直接调用Keil产生的hex文件,出来数据是不正确的.比较Quartus产生的HEX文件和标准的Hex文件,发现两者之间的格式不是完全一样.于是干脆直接将Keil产生的Hex文件转换成mif文件. 代码是用verilog写的,已调试通过,ARM核也运行正常.由于没有判断Extended LinearAddress Record,该

DSP Builder在算法友好的开发环境中帮助设计人员生成DSP设计硬件表征,从而缩短了DSP设计周期.已有的MATLAB函数和Simulink模块可以和Altera DSP Builder模块以及Altera知识产权(IP)MegaCore功能相结合,将系统级设计实现和DSP算法开发相链接.DSP Builder支持系统.算法和硬件设计共享一个公共开发平台. 设计人员可以使用DSP Builder模块迅速生成Simulink系统建模硬件.DSP Builder包括比特和周期精度的Simuli

一.摘要 结合dsp_builder.matlab.modelsim和quartus ii等软件完成算法的FPGA实现. 二.实验平台 硬件平台:DIY_DE2 软件平台:quartus ii9.0 + ModelSim-Altera 6.4a (Quartus II 9.0) + dsp_builder9.0 + matlab2010b 三.软件平台的准备 1.软件的匹配 根据altera的官方文档,可以看到quartus ii.modelsim.dsp_builder和matlab的版本匹配

本章我们介绍仿真环境搭建是基于Modelsim SE的.Modelsim有很多版本,比如说Modelsim-Altera,但是笔者还是建议大家使用Modelsim-SE,Modelsim-Altera实际是针对Altera 的OEM版本,它事先将Altera的一些IP核仿真库添加到了工具中,但功能上有一些缩减.而Modelsim-SE需要自己手动添加这些仿真库,但是功能更全,而且工作中,工程师更倾向用SE版本,因为今后的FPGA开发中我们会接触更多其他厂商的FPGA,比如Xilinx.Latti

eFPGA:冉冉升起的新星 eFPGA即嵌入式FPGA(embedded FPGA),是近期兴起的新型电路IP. 随着摩尔定律越来越接近瓶颈,制造ASIC芯片的成本越来越高.因此,设计者会希望ASIC能实现一定的可配置性,同时又不影响性能.在希望能做成可配置的模块中,负责与其他芯片或者总线通信的接口单元又首当其冲.在芯片中,模块间的通信往往使用简单的并行接口或者配合简单的时序逻辑,但是在芯片间通信时为了保证可靠性,必须通过一系列握手(handshake)协议来完成通信接口.设计者往往希望自己的S

基于dsp_builder的算法在FPGA上的实现   一.摘要 结合dsp_builder.matlab.modelsim和quartus ii等软件完成算法的FPGA实现. 二.实验平台 硬件平台:DIY_DE2 软件平台:quartus ii9.0 + ModelSim-Altera 6.4a (Quartus II 9.0) + dsp_builder9.0 + matlab2010b 三.软件平台的准备 1.软件的匹配 根据altera的官方文档,可以看到quartus ii.mode

1, FPGA device, using three 18bit x 18 bit multiplier to implement 32bit float multiplier 2, comparing to Altera float multiplyer IP   (1)  just half of the LEs were used (2)  nearly same accuracy VS2013, simulation by C /////////////////////////////

MAX10 ADC 的一些知识 1.        MAX 10 内部集成的12bit SAR ADC的特点为: a.        采样速率高达1Mhz. b.        模拟通道多达18个,单个ADC多达17个,双ADC器件中有16个双功能ADC通道,2个专用的ADC. c.         提供单端测量功能. d.        双ADC器件的专用模拟输入管脚具备同步测量功能.因两个专用的管脚的封装布线是匹配的.而双功能管脚,两个ADC模块之间的布线延时在同步测量中导致数据失配.另外I

调用altera IP核的仿真流程—下 编译 在 WorkSpace 窗口的 counter_tst.v上点击右键,如果选择Compile selected 则编译选中的文件,Compile All是编译所有文件,这里选择 Compile->Compile All,如下图所示: 在脚本窗口中将出现一行绿色字体 # Compile of altera_mf.v was successful. # Compile of counter.v was successful. # Compile of r

调用altera IP核的仿真流程—上 在学习本节内容之后,请详细阅读<基于modelsim-SE的简单仿真流程>,因为本节是基于<基于modelsim-SE的简单仿真流程>的基础上进行设计的,关于设计仿真流程的过程所涉及到的重复内容将不再详述,将会一笔带过,如果深入学习了<基于modelsim-SE的简单仿真流程>这一小节,则下面的内容将会非常的简单. 编写RTL功能代码 本小节通过调用altera的ROM宏功能模块,FPGA的ROM模块主要用于存储数据,可以在上电的

前言 se版本默认没有ip之类的库支持,如果你用到了pll之类的ip,仿真前就得把库编译好. 流程 本例用的是altera的verilog库. 1.首先在modelsim安装目录下新建altera文件夹,编译的库将存放在此.把D:\workfile\Quartus\quartus\eda\sim_lib文件夹下你需要的库文件拿出来放入altera文件夹下: 在altera文件夹下新建文件夹: altera_mf_ver:编译altera_mf.v altera_ver:编译altera_prim

ALTERA在LPM(library of parameterized mudules)库中提供了参数可配置的单时钟FIFO(SCFIFO)和双时钟FIFO(DCFIFO).FIFO主要应用在需要数据缓冲且数据符合先进先出规律的同步或异步场合.LPM中的FIFO包含以下几种: 1.SCFIFO:单时钟FIFO: 2.DCFIFO:双时钟FIFO,数据输入和输出的宽度相同: 3.DCFIFO_MIXED_WIDTHS:双时钟FIFO,输入输出数据位宽可以不同. 配置不细说,直接看时序来理解. 1.

在生成的IP核文件夹下,有一个testbench文件夹,里面包含了一个example测试激励和DDR2仿真模型. 如下 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v 20 -rw-r--r-- 1 Administrator 197121 17128 9月 8 15:41 alt_ddr2_ip_example_top_tb.v.tmp 28 -rw-r--r-- 1 Admi