1.前言 2.generate timer 2.1 概述 提供了一个系统计数器,用来实时测量流逝的时间: 提供了一个虚拟计数器,用来测量某个虚拟机上流逝的虚拟时间: 定时器,每隔一段时间会触发事件,支持正向计时和倒计时: 通用timer实现必须包含一个内存映射的系统组件:提供system counter; 2.2 完整的generic timer组件 System counter Generic timer的PE实现 (1)一个物理的counter,它访问system counter的计数值:

1.前言 2.异常类型描述 见 ARMV8 datasheet学习笔记4:AArch64系统级体系结构之编程模型(1)-EL/ET/ST 一文 3. 异常处理路由对比 AArch32.AArch64架构下IRQ 和Data Abort 异常处理流程图对比. 3.1 IRQ 路由 3.1.1.   AArch32 IRQ 路由 图 AArch32 IRQ 路由 3.1.2.    AArch64 IRQ 路由 图 AArch64 IRQ路由 图 AArch64 IRQ向量查找 3.2.     D

1.前言 本文主要从应用的角度介绍ARMV8的编程模型和存储模型 2. AArch64应用级编程模型 从应用的角度看到的ARM处理器元素: 可见的元素(寄存器/指令) 说明 可见的寄存器 R0-R30.SP.    PC. V0-V31. FPCR.   FPSR 可见的PSTATE位 NZCV DAIF 可见的系统寄存器 Cache ID registers Debug registers Performance Monitors registers Thread ID registers T

1.前言 ARMV8系统级编程模型主要包括异常级别.运行状态.安全状态.同步异常.异步异常.DEBUG 本文主要对系统级编程模型做一个概要介绍 2. 异常级别 2.1 Exception level概述 ELx(x<4),x越大等级越高,执行特权越高 执行在EL0称为非特权执行 EL2 没有Secure state,只有Non-secure state EL3 只有Secure state,支持EL0/EL1的Secure 和Non-secure之间的切换 EL0 & EL1 必须要实现,E

1. 前言 2. VMSA概述 2.1 ARMv8 VMSA naming VMSAv8 整个转换机中,地址转换有一个或两个stage VMSAv8-32 由运行AArch32的异常级别来管理 VMSAv8-64 由运行AArch64的异常级别来管理 2.2 某些异常级别使用AArch32的ARMv8 VMSA EL3运行AArch32时的地址转换stages和转换regimes; EL3运行AArch64时任何运行AArch32的异常级别的的地址转换stages和转换regimes; 当EL0

1.前言 关于存储系统体系架构,可以概述如下: 存储系统体系结构的形式 VMSA 存储属性   2. 存储系统体系结构 2.1.    地址空间 指令地址空间溢出 指令地址计算((address_of_current_instruction) + (size_of_executed_instruction))超过0xFFFF FFFF FFFF FFFF,PC变成不可知 2.2    Cache支持 Caches的一般行为 (1)Cache中已解锁的项不会一直驻留在cache; (2)Cache

1. 前言 2.可配置的指令使能/禁用控制和trap控制 指令使能/禁用 当指令被禁用,则这条指令就会变成未定义 指令Trap控制 控制某条或某些指令在运行时进入陷阱,进入陷阱的指令会产生trap异常,路由规则如下: (1)当前为EL1,则陷阱异常传递给EL1(HCR_EL2.TGE定义为1时,会路由到EL2); (2)当前为EL2,则陷阱异常传递给EL2; (3)当前为EL3,则陷阱异常传递给EL3; 3. 系统调用 SVC 默认情况下SVC产生supervisor call,同步异常目标级别

1.前言 本文介绍异常相关内容,包括异常类型,异常进入,异常返回,异常层次结构,异常的路由等 2.  RESET ARMV8体系结构支持两种类型的RESET Cold reset:Reset PE所有的逻辑,包括集成的debug功能 Warm reset:Reset PE所有的逻辑,不包括集成的debug功能 注:ARMV8也支持外部debug reset Reset时pe进入最高的异常级别 运行状态 (1)Reset后最高异常级别可以选用任何一种运行状态 (2)cold reset由输入信号配

1. 前言 2. 指令运行与异常处理寄存器 ARM体系结构的寄存器分为两类: (1)系统控制和状态报告寄存器 (2)指令处理寄存器,如累加.异常处理 本部分将主要介绍如上第(2)部分的寄存器,分为AARCH64 state和AARCH32 state 2.1 AARCH64下指令运行与异常处理寄存器 寄存器类型 Bit 描述 X0-X30 64bit 通用寄存器,如果有需要可以当做32bit使用:W0-W30 V0-V31 128bit 32个浮点寄存器,用于标量的浮点操作和向量或标量的SIMD

1.前言 本文主要介绍原子变量的实现原理,对原子变量的修改有一套特殊的机制 2. Local monitor和Global monitor UP时执行Load EX和Store EX时仅需关注Local Monitor的状态即可 图 UP时Local Monitor和Global Monitor SMP时执行Load EX和Store EX时需关注Local Monitor和Global Monitor的状态 图 SMP时Local Monitor和Global Monitor 3. Exclu

1.前言 2.基本概念 Observer 可以发起对memory read/write访问的都是observer; Observability 是一种观察能力,通过read可以感知到别的observer的write,通过感知到别的observer的read而不能write的这种能力: observed write 观察到了某个observer的write动作: locally observed write 是限定在一个shareability domain内部,或者指定的一个observer的集

1.前言 Atomicity是内存访问的一个属性,描述为原子性访问,包括single-copy atomicity和multi-copy atomicity 2.基本概念 observer 可以发起对memory read/write访问的都是observer Coherent order 全局一致性,即shareability domain中所有的observer观察到的对同个内存位置的全局的一致的写入动作(顺序): 注[1]:属于同一个shareability domain的observer

1. 前言 本文主要概括的介绍ARMV8体系结构定义了哪些内容,概括的说: ARM体系结构定义了PE的行为,不会定义具体的实现 ARM体系结构也定义了debug体系结构和trace体系结构 ARM体系结构采用RISC指令集 (1)长度一致的寄存器: (2)load/store架构,数据处理操作只能对寄存器内容进行处理,不会直接对内存的内容进行处理: (3)简单寻址方式,load/store地址来源于寄存器或指令域(如立即数) ARM体系结构定义了PE与存储系统的交互 ARMV8体系结构向后兼容,

1. 前言 ARMv8的架构继承以往ARMv7与之前处理器技术的基础; 除了支持现有的16/32bit的Thumb2指令外,也向前兼容现有的A32(ARM 32bit)指令集. 基于64bit的AArch64架构,除了新增A64(ARM 64bit)指令集外,也扩充了现有的A32(ARM 32bit)和T32(Thumb2 32bit)指令集,另外还新增加了CRYPTO(加密)模块支持. 2. 相关术语 Items Notes PE Processing element,处理器单元可以理解成一个

1. 前言 2. 关于self-hosted debug Debugger调试器 是操作系统或系统软件的一部分,它会处理debug exception或修改debug system register,debugger运行在EL0,提供了用户debugger接口; Debugger异常 Debugger异常是在程序正常运行过程中由debugger编程PE来产生,满足如下两个条件,PE可以产生某个特定的异常: (1)当前的异常级别和安全状态下使能了debug异常: (2)Debugger使能了某个特

1.前言 2. Memory类型和属性 memory分为normal memory和device memory,两种类型的Memory有各自的属性,除了下面介绍的几种属性外,还有其他一些杂项属性 2.1 Normal Memory Shareable  Normal Memory 可以被所有的PE访问, 包括:Inner Shareable, and Outer Shareable: Non-shareable Normal Memory 只能被唯一的PE访问; Cacheability属性 N

目 录 第1章 ARMv8简介. 3 1.1基础认识. 3 1.2 相关专业名词解释. 3 第2章 Execution State 4 2.1 提供两种Execution State 4 2.2 决定Execution State的条件. 4 第3章 Exception Level 5 3.1 Exception Level 与Security 5 3.1.1 EL3使用AArch64.AArch32的对比. 5 3.2 ELx 和 Execution State 组合. 6 3.3路由控制. 

前言 最近从面包板社区申请到一块东芝最新ARM Cortex-M3内核的开发板--TT_M3HQ,其实开发板收到好几天了,这几天一直在构思怎么来写这第一篇评测文章,看大家在社区也都发了第一篇评测,我也趁着周末有时间来写一下开箱报告.了解过东芝的光耦和存储设备,但不知道东芝还有MCU产品,更没有用过相关的开发板,这次有幸能申请到一块最新的M3开发板,非常感谢面包板社区.东芝半导体.中科创达的支持,让我们一起来学习一下东芝MCU的开发和使用. 关于TT_M3HQ 这款TT_M3HQ开发板是东芝半导体

https://github.com/jiayayao/DataSheet All datasheet about stream protocol, encode-decode spec and media format.  所有流媒体协议,编解码规范和媒体封装格式的datasheet的下载地址,欢迎补充. Email: jiayayao@126.com

FPGA下载的三种方式:主动配置方式(AS)和被动配置方式(PS)和最常用的(JTAG)配置方式: AS由FPGA器件引导配置操作过程,它控制着外部存储器和初始化过程,EPCS系列.如EPCS1,EPCS4配置器件专供AS模式,目前只支持 Cyclone系列.使用Altera串行配置器件来完成.Cyclone期间处于主动地位,配置期间处于从属地位.配置数据通过DATA0引脚送入 FPGA.配置数据被同步在DCLK输入上,1个时钟周期传送1位数据. PS则由外部计算机或控制器控制配置过程.通过加强