1.Abstract     在同一个模块被多次例化的时候,改变参数构建不同的硬件实体是一个很好的选择.特别是今天帮一个朋友调试一个比较复杂的逻辑,深有体会.这个也是一个小技巧,回来也查了许多资料,强化了一下这方面的知识.前几天也做了一个这样的例子,可以拿过来作为验证一下. 2.Content   2.1 语法说明     defparam 的语法说明如下:     defparam ParameterName = Constant Expression,     ParameterName =

当一个模块引用另外一个模块时,高层模块可以改变低层模块用parameter定义的参数值,改变低层模块的参数值可采用以下两种方式: 1)defparam 重定义参数 语法:defparam path_name = value ; 低层模块的参数可以通过层次路径名重新定义,如下例: module top ( .....)input....;output....;defparam U1 . Para1 = 10 ;M1 U1 (..........);endmodulemodule M1(....);

问题: 今天用 questasim 仿真出现下面这个问题. Unresolved defparam reference to 'read_aclr_synch' in dcfifo_component.read_aclr_synch 我的所有文件都已经编译正确,altera_mf库也添加了,但是这个问题还是不能解决. 无奈之下我将例化的fifo中的aclr 去掉,再次编译竟然就查到其他模块中输入输出端口的问题了,解决的很莫名奇妙. 是不是altera_mf库也有版本问题,我的quartus是13

电子琴原理 什么是声音?上过初中的朋友都知道声音是由震动所产生的.一定频率的震动就产生了一定频率的声音. 理论研究第一步,让喇叭发出do re mi fa sol la si的音,我们先不管do的频率是不是261hz,更重要的是我们必须知道,每个音之间的频率关系,初中老师说,do re mi这三个音相邻两个音是全音关系,mi 和 fa 是半音关系,fa sol la si 这四个音相邻两个音也是全音关系.全音关系意味着振动频率关系为2的开六次方,即1.12246,半音关系意味着频率关系为2的开1

最近在使用Xilinx FPGA验证项目,使用DCM将50M晶振分频得到20M时钟.但是下载代码到板子上验证,发现板子完全不工作. 然后 测量时钟,发现根本就没有20M时钟.查找资料,以及跟以前项目对比,DCM的使用没有错误. 项目中DCM的使用如下: DCM u_dcm_20m( .CLKIN (clk50m), .CLKFX  (clk20m), .RST (rst_n  ), .LOCKED  (locked ) ); defparam u_dcm_20m.CLKFX_DIVIDE = 5

The LatticeMico System software is composed of three bundled applications:  Mico System Builder (MSB)  C/C++ Software Project Environment (C/C++ SPE)  Deployment 设计流程: 1.创建一个diamond目标器件的工程,注意综合工具手册要求 2.使用MSB创建一个微控制器平台,添加core,选取所需外设,定义连接.组合好一个MCU.

矩阵键盘的试验,采用三段式状态机处理方法. 难点在于检测状态机中:按键消抖以后逐列检测. 电路图: 代码 /********************************Copyright************************************** **----------------------------File information-------------------------- ** File name :keyboard.v ** CreateDate :201

Verilog语法基础讲解之参数化设计   在Verilog语法中,可以实现参数化设计.所谓参数化设计,就是在一个功能模块中,对于一个常量,其值在不同的应用场合需要设置为不同的置,则将此值在设计时使用parameter 关键字声明,那么在上层模块例化使用该功能模块时,可以根据具体需求重新配置该常量的值,从而实现不同应用场合对对应常量的灵活调整.   以下为使用Verilog设计的一个控制LED闪烁灯的模块代码:   01    module counter(Clk,Rst_n,led); 02

1.在寄存器中: -1=1111 -2=1110 -3=1101 2.{1,0}=64‘H00000001_00000000;//默认是32位的位数-拼接: 3.defparam P1.Depth=16;//用于改变引用模块中的变量 4.模块引用时,画出框图就很好理解了,注意:模块间的引用都是用实例点化的 5.[位宽][进制数][数字]    位宽: 这里的位宽是以二进制为基础计算得出

http://www.cnblogs.com/tshell/p/3236476.html 2001年3月IEEE正式批准了Verilog‐2001标准(IEEE1364‐2001),与Verilog‐1995相比主要有以下提高. 1.模块声明的扩展 (1)       Verilog‐2001允许将端口声明和数据类型声明放在同一条语句中,例子如下: (2)Verilog‐2001中增加了ANSIC风格的输入输出端口声明,可以用于module,task和function.例子如下: (3)对于含有

Verilog Interiew Quetions Collection :  What is the difference between $display and $monitor and $write and $strobe? What is the difference between code-compiled simulator and normal simulator? What is the difference between wire and reg? What is the

*作者: Ian11122840    时间: 2010-9-27 09:04                                                                                                                                                                * *标题: 菜鸟做设计必看!有关如何做设计的整体思路,以及能否综合的笔记             

Verilog重载模块参数: 当一个模块引用另外一个模块时,高层模块可以改变低层模块用parameter定义的参数值,改变低层模块的参数值可采用以下两种方式: 1)defparam 重定义参数语法:defparam path_name = value ;低层模块的参数可以通过层次路径名重新定义,如下例: module top ( .....) input....; output....; ; M1 U1 (..........); endmodule module M1(....); ; inp

前半部分转自http://www.cnblogs.com/Mrseven/articles/2247657.html,后半部分为自己测试结果. 基础知识:verilog 不可综合语句 (1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,n

这篇博文是写给要入门Verilog HDL及其初学者的,也算是我对Verilog  HDL学习的一个总结,主要是Verilog HDL的程序结构及其描述,如果有错,欢迎评论指出. 一.Verilog HDL的程序结构 首先我们不开始讲Verilog HDL的语法,我们从Verilog HDL的程序结构出发.相信大家都看过芯片吧,它有个名字,有个外壳,外壳向外伸出有引脚(BGA封装的那种请不要乱搅和...),然后芯片它可以实现一定的功能. Ok,知道这些之后,我们就来看看Verilog HDL的描

案例采用明德扬设计思想完成.IIC协议是非常常用的接口协议,在电子类岗位招聘要求中经常出现它的身影.关于IIC协议这里只做简要介绍,详细信息请自行百度或查阅相关Datasheet,网上资料非常多.该篇博文主要讲如何使用verilog来描述IIC协议,以读写EEPROM为例带领大家了解下明德扬四段式状态机规范和优势,另外还有一些自己在设计过程中总结的经验技巧. IIC协议时序格式以Datasheet中时序图的形式供大家参考.IIC协议有一条时钟线SCL和一条双线数据总线SDA.SDA在SCL高电平

1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter.     (2

一.參数映射 參数映射的功能就是实现參数化元件.所谓的"參数化元件"就是指元件的某些參数是可调的,通过调整这些參数从而可实现一类结构类似而功能不同的电路.在应用中.非常多电路都可採用參数映射来达到统一设计.如计数器.分频器.不同位宽的加法器以及不同刷新频率的VGA视频接口驱动电路等. 參数传递 參数传递就是在编译时对參数又一次赋值而改变其值. 传递的參数是子模块中定义的parameter,其传递方法有以下两种. 时钟"#"符号 在同一模块中使用"#&quo

一.实验任务 利用四个数码管显示59秒计时器. 二.代码实现 将开发板的48M晶振分频出1M,然后计数器累加,将计数器结果显示在数码管上.低位逢十进一,第二位逢五进一,依次构成59秒计时器. 部分代码展示: module cnt59(clk,rst_n,dataout,en); input clk,rst_n; :] dataout; :] en;//COM使能输出 :] dataout;//各段数据输出 :] en; :] cnt_scan;//扫描频率计数器 :] dataout_buf;

一.实验任务 利用FPGA进行代码开发,使蜂鸣器演奏出乐曲<生日快乐>,将音调显示在数码管.原理为蜂鸣器为交流源蜂鸣器,在引脚上加一定频率的方波就可以发声,而且发声的频率由所加方波决定.这样我们就可以根据无源蜂鸣器的原理进行发声练习了. 二.代码实现 由于需要蜂鸣器发声且数码管显示音调,所以我们将代码分为两部分. 第一部分用于产生音调的方波.第二部分为数码管显示. (一)产生音调 (1)PreDiv 预置分频数模块 将48M晶振分频12M,再计算得出各个音调的频率,公式为12M÷音调频率÷2,