在使用FIFO_DC的时候,我们知道这个FIFO的一个功能是可以输入输出的数据宽度不一样,比如: 输入数据为128bit,输出数据为16bit,FIFO内部可以实现这样的转换,但是输出的时候是先送出一个数据的高16位呢还是数据的低16bit呢?? 最好的验证方法就是实验: 1.建立工程,例化fifo,设置如下: 在上图的设置中,重点是红色粗方框内,总线命令类型:高位在前低位在后. 另外数据的宽度和深度设置的有点大,只是实验可以小一点.这里就这样设置吧. 设置完成后,跑内部的仿真(自带的仿真).

使用FIFO积累 FIFO是在FPGA设计中使用的非常频繁,也是影响FPGA设计代码稳定性以及效率等得关键因素.我总结一下我在使用FIFO过程中的一些心得,与大家分享.         我本人是做有线通信的,所做的设计中大量的使用到FIFO,用于报文的缓存.我经常使用一个FIFO存报文内容,另一个FIFO存报文的长度,两者配合使用.         在数据连续读取时,为了能不间断的读出数据而又不导致FIFO为空后还错误的读出数据.可以将FIFO的Empty和Almost_empty以及读使能配合

虽然是很常用的IP,但经常用时还要看下文档,某些知识点如果能记住的话,还是可以节省很多时间的.   (1)输入输出位宽不相等 这里以输入16位数据输出为8位数据为例,写入两16位的数据,读出4个8位的数据,当位不同时,应用中要 注意读写的高低位顺序是怎样的,wrusedsw与rdusedw计数也是不一样的. 特点: (1)wrusedw是从00到01,rdusedw是从00到04 (2)数据的读出是从低有效位开始. 复位 复位分为同步与异步复位,两个用法.

一.前言 FPGA以擅长高速并行数据处理而闻名,从有线/无线通信到图像处理中各种DSP算法,再到现今火爆的AI应用,都离不开卷积.滤波.变换等基本的数学运算.但由于FPGA的硬件结构和开发特性使得其对很多算法不友好,之前本人零散地总结和转载了些基本的数学运算在FPGA中的实现方式,今天做一个系统的总结归纳. 二.FPGA中的加减乘除 1.硬件资源 Xilinx 7系列的FPGA中有DSP Slice ,叫做“DSP48E1”这一专用硬件资源,这是一个功能强大的计算单元,单就用于基本运算的部分有加

clc; Rs=10*10^6; %码速率 es=0.707; %阻尼系数 fs=8*10^6; %采样频率.系统时钟频率 Bit_Loop_out=27;%环路滤波器输入输出位宽 N=31; %NCO频率字位宽 Tdds=8; %NCO频率字更新所需的系统时钟周期个数 K=2*pi*Tdds*2^(Bit_Loop_out-2)/2^N %环路总增益 K=K*90 Wn=73.867*10^3; %环路固有谐振频率(rad/s) c1=((8*es*Wn/fs)+4*Wn*Wn/fs/fs)/

简介 快速傅里叶变换(Fast Fourier Transform)最为一种高效的算法,被广泛的用于信号处理与数据分析等领域.对于设计工程师来讲,自己动手采样可编程语言来实现一个FFT/IFFT模块,不知要花费多少心血.所幸的是Altera和Xilinx两大巨头都提供了自己FFT核,本文将详细讲解如何使用Altera的FFT核. Altera FFT核 FFT IP core的总体架构分析:FFT分为fixed transform size architectture 和 variable st

编写 Verilog 代码多年,至今才无意中发现了一种奇怪的语法,估计见过的这种的写法的人,在 FPGA 开发者中不会超过 20% 吧. 直接来看代码吧.先定义了一个简单的模块,名为 mod. module mod( input clk, input din, output reg [1:0] dout ); always @(posedge clk) dout <= {din, ~din}; endmodule 下面是对 mod 模块进行例化.注意例化名后面的东西. module top( i

前言 在某些需求下,数据的位宽后级模块可能不需要原始位宽宽度,需要截位,而某些需求下,需要进行多个数据的合并操作. 在verilog下,截位操作可如下所示: wire [7:0] w_in; wire [3:0] w_out; assign w_out = win[3:0]; 合并操作可如下所示: wire [3:0] w_in0; wire [3:0] w_in1; wire [7:0] w_out; assign w_out = {w_in1,w_in0}; 所以问题就来了:如何在不写代码的

一.Quartus 1.打开Quartus ii,点击Tools---MegaWizard Plug-In Manager 2.弹出创建页面,选择Creat a new custom megafunction variation,点Next 3.选择IP核,可以直接搜索fifo,选择fifo,右上方选择器件型号,语言选成Verilog,再填写一下路径名字,点Next,后面就是参数设置了. 4.设置数据的宽度和深度,宽度即数据位宽,深度即fifo里做多存放多少个数据,深度的计算要考虑写的时刻和读的

上午在论坛看到个热帖,里头的题目挺有意思的,简单的记录了一下. 0. 题目 在FPGA上实现一个模块,求32个输入中的最大值和次大值,32个输入由一个时钟周期给出.(题目来自论坛,面试题,如果觉得不合适请留言删除) 从我个人的观点来看,这是一道很好的面试题目: 其一是这大概是某些机器学习算法实现过程中遇到的问题的简化,是很有意义的一道题目: 其二是这道题目不仅要求FPGA代码能力,还有很多可以在算法上优化的可能: 当然,输入的位宽可能会影响最终的解题思路和最终的实现可能性.但位宽在一定范围内,譬

C程序中的键盘输入和屏幕输出都是通过  调用输入/输出函数  实现的. 一.数据的格式化    屏幕输出 函数printf()的一般格式  (有两种) (1)第一种: printf(格式控制字符串): printf ( “请输入a的值” ); (2)第二种 printf(格式控制字符串     ,     输出值时参数表)://  就是变量名字 printf(“您输入的a的值是:%d”,   a ): 格式控制字符串(format string)是 用双引号括起来的字符串,也称  转换控制字符串

第四章 键盘输入和屏幕输出 转义字符 \n 换行,光标移到下一行的起始位置 \r 回车(不换行),光标移到当前行的起始位置 \0 空字符 \t 水平制表 \v 垂直制表 \b 退格 \f 走纸换页 \a 响铃报警提示音 \" 一个双引号 \' 一个单引号 \\ 一个反斜线 \? 问号 \ddd 1到3位八进制ASCII码值所代表的字符 \xhh 1到2位十六进制ASCII码值所代表的字符 每个字符都有一个等价的整型值与其相对应,这个整型值就是该字符的ASCII码 从这个意义上而言,可将char型

LPC4350 SGPIO Experimentation The NXP LPC43xx microcontrollers have an interesting, programmable serial peripheral called the SGPIO (Serial GPIO). It consists of a slew of counters and shift registers that can be configured to serialize and deseriali

异步dcfifo的原理 Dcfifo即是Double clk fifo,意思是双时钟的fifo.或许你现在还不知道什么是fifo,那我就先从fifo(就是同步fifo,不过同步fifo在实际运用中比较少)开始说起吧! scfifo的原理 一般的fifo是单时钟(读写同步),就是读写用同一个时钟信号,其框图如下: 端口说明如下: 官方的DCFIFO资料中有这样一个时序图,如下     上图是写操作,下图是读操作,通过图可以看到读写的时钟频率是不一样,不过这一点没有关系,这里把读写的时钟假设为相同,

一.前言 利用FPGA设计算法一直以来都是热点,同样也是难点.将复杂的数学公式 模型通过硬件系统来搭建,在低延时 高并行性等优势背后极大提高了设计难度和开发周期.Xilinx公司的sysGen(system generator)工具扩展了MATLAB的simulink,提供很多IP Catalog中没有的基础模块和针对DSP应用的硬件模型.工程师利用丰富的模块和MATLAB强大的数据处理及可视化能力能够更快速完成设计与仿真验证工作. 二.sysGen算法系统设计 本文以个最简单的例子讲述利用sy

The FFT core provides four architecture options to offer a trade-off权衡取舍 between core size andtransform time.• Pipelined Streaming I/O – Allows continuous data processing.• Radix-4 Burst I/O – Loads and processes data separately, using an iterative a

目录 Python实现Linux命令xxd -i功能 声明 一. Linux xxd -i功能 二. xxd -i常见用途 三. 类xxd -i功能的Python实现 Python实现Linux命令xxd -i功能 标签: Python xxd 声明 本文同时也发布于作业部落,阅读体验可能更好. 一. Linux xxd -i功能 Linux系统xxd命令使用二进制或十六进制格式显示文件内容.若未指定outfile参数,则将结果显示在终端屏幕上:否则输出到outfile中.详细的用法可参考lin

Vivado xilinx fft9.0 使用笔记: ****注 仿真实测1024点的转换需要经过1148个时钟周期才能得到转换结果: 模块配置信号含义请参考pg109文档手册(写的贼烂会看晕),不详细说明: 一.查找fft IP核按如下几图配置可实现正确的fft转换结果: 配置1个转换通道:转换数据长度是1024 points:选择流线型结构类型pipelined,streamingI/O,优点并行转换速度快,,缺点占用资源多. 如图1: 图1 如图2,设置数据类型为定点小数:缩减因子设置成U

作者:桂. 时间:2018-02-06  17:52:38 链接:http://www.cnblogs.com/xingshansi/p/8423457.html 前言 到目前为止,本文没有对滤波器实现进行梳理,FIR仿真验证的平台(基于FPGA实现)包括HLS.Systemgenerator,至于*.v 与*.sv可通过程序(如python实现)完成转化,FIR的零散记录到本篇告一段落,本文重点记录DSP48E的使用 一.DSP48E A-基本结构 主要参考UG479.pdf,DSP48E1结

使用这些格式需要声明包含<iomainip> long flags( ) const 返回当前的格式标志.long flays(long newflag) 设置格式标志为newflag,返回旧的格式标志.long setf(long bits) 设置指定的格式标志位,返回旧的格式标志.long setf(long bits,long field)将field指定的格式标志位置为bits,返回旧的格式标志long unsetf(long bits) 清除bits指定的格式标志位,返回旧的格式标志

很多人用zynq平台做视频图像开发,但是对vdma了解比较少,上手起来稍微有些困难,我针对这一现象,做了一个基于vivado和modelsim的仿真和应用测试工程,并写篇文章做些介绍,希望能对大家有帮助. 一:xilinx vdma IP例化以及接口介绍 上面图片就是在vivado2015.4中例化vdma的界面,首先对参数做些介绍: Frame Buffers :选择vdma缓存几帧图像,这里默认是写通道和读通道都设置相同的缓存帧数,具体设置多少帧合适一般根据应用来定,比如读写带宽相同,想用d