FPGA的片内有很多的存储器资源,可以配置成单端口的ROM.RAM和双端口的ROM.RAM,以及移位寄存器和FIFO等.在学习过程中,笔者遇到过几个小问题,总结如下: 片内是不是有ROM或者RAM? 个人观点:片内没有ROM或者RAM的,有的只是一些功能比较强大的存储器块,可以通过配置变成我们想要的功能.例如将RAM的wren端子和data端子直接接地,那么就变成了ROM.片内有的是一些M9K.M4K等等,M9K代表容量为9Kbits的存储器. 选择组成存储器的类型以及存储器块的最大深度? 图1

首先是看到FPGA在配置的时候有三种不同的电VCCINT .VCCIO VCCA,于是就查了下有什么不同: FPGA一般会有许多引脚,那它们都有什么用呢? VCCINT为施加于 FPGA 内核逻辑的电压,典型的电压为1.2 V.1.5 V.1.8 V.2.5 V和3V,电流可达12A(?) 专用引脚和用户引脚 FPGA引脚分为两类:专用引脚和用户自定义引脚 专用引脚大概占FPGA引脚数的20%~30%,也就是说其硬件编码都是为了实现专用功能而编写的. 而专用引脚又分为以下3个子类: 电源引脚:接

原创 by DeeZeng FPGA 的 CLK pin 是否可以用作普通输入 ,输出或双向IO 使用?    这些专用Clock input pin 是否可以当作 inout用,需要看FPGA是否支持. 像cyclone V的CLK in 同时支持 作为普通的 inout 而有些FPGA则不支持   那我们可以如何确认是否支持呢? 可以查看 FPGA 的pinout Excel 数据表 https://www.intel.com/content/www/us/en/programmable/s

本博文以矩阵键盘实验为例,介绍了如何开启FPGA管脚的片上上拉电阻. Cyclone IV E FPGA的通用输入输出管脚都支持内部弱上拉电阻,但是时钟输入脚不支持.所以,当需要上拉电阻的信号(如本例中的矩阵键盘Row信号和IIC协议中的SDA.SCL信号)连接到了FPGA的通用输入输出管脚上,在一些要求不高的场合,就可以使用片上上拉电阻来为这些信号设置上拉了. 分配引脚并设置row上拉电阻详细方式 1. 如下图所示,在菜单 Assignments 中选择 Pin Planner,也可以直接点击

nRF52832 是支持NFC的,真可惜本码农没用过. NFC的引脚为 P0.09/P0.10,这两个引脚正常情况下是不能直接当做GPIO来用的,要用的时候,需要在编译环境配置一个宏. 下面是Keil-MDK 的配置,在全局增加一个 CONFIG_NFCT_PINS_AS_GPIOS 这样的宏,就可以了. 祝大家顺利.

学习FPGA,多多少少应该要懂得硬件电路的设计,这样不单单增加了自己的技能,而且还能够对FPGA的硬件实现有更好的了解. 1 模块划分 对于一个基本的FPGA硬件平台,常用的几个电路部分:(1)电源电路:(2)复位电路:(3)时钟电路:(4)外设电路:(5)配置电路.如图2.1所示. 图2.1 常用电路模块 1.1电源电路 电源电路是FPGA的核心,是“心脏”,若是电源电路设计的不合理,很可能导致整个系统的溃败,不能正常运行或者失败.对于FPGA来说,基本上包括三类电压:(1)核心电压:(2)I

STM32F103ZET6 一共有7组IO口(有FT的标识是可以识别5v的) 每组IO口有16个IO 一共16*7=112个IO 4种输入模式: (1) GPIO_Mode_AIN 模拟输入 (2) GPIO_Mode_IN_FLOATING 浮空输入 (3) GPIO_Mode_IPD 下拉输入 (4) GPIO_Mode_IPU 上拉输入 4种输出模式: (5) GPIO_Mode_Out_OD 开漏输出 (6) GPIO_Mode_Out_PP 推挽输出 (7) GPIO_Mode_AF_

主要参考了https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html .Xilinx UG471.UG472以及Xilinx Forum上的一些问答,在此一并表示感谢. ------------------------------------------------------------------------------------------------------ 本文主要用来随意记录一下最近在为手头的FPGA项目做约束文件

需求说明:Lattice系统FPGA入门 内容       :Lattice与Altera.Xilinx对比 来自       :时间的诗 1.Lattice与Altera.Xilinx对比 lattice的FPGA是基于EEPROM的,在你设计的时候程序不会因为你掉电而消失 而altera的和xilinx的都是基与SRAM的,程序会因为你掉电而消失,当然你可以外置EEPROM或者FLASH.下载入编译工具生成的POF文件,同样可以达到掉电不消失的效果.至于开发环境,lattice的ispLEV

1.   Spartan-6系列封装概述 Spartan-6系列具有低成本.省空间的封装形式,能使用户引脚密度最大化.所有Spartan-6 LX器件之间的引脚分配是兼容的,所有Spartan-6 LXT器件之间的引脚分配是兼容的,但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的. 表格 1Spartan-6系列FPGA封装 2.   Spartan-6系列引脚分配及功能详述 Spartan-6系列有自己的专用引脚,这些引脚是不能作为Select IO使用的,

长期以来很多新入群的菜鸟们总 是在重复的问一些非常简单但是又让新手困惑不解的问题.作为管理员经常要给这些菜鸟们普及基础知识,但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习 FPGA,总是急于求成. 本文引用地址:http://www.eepw.com.cn/article/269398.htm 再加上国内大量有关FPGA的垃圾教材的误导,所以很多菜鸟始终无法入门.为什么大量的人会觉得FPGA难学?作为著名FPGA 提供商Altera授权的金牌培训师,本管理员决心开贴来详细讲一下菜鸟觉得FPGA

1.设计中的FIFO.状态机接口需要有异常恢复状态和状态上报机制,格雷码电路防止被综合电路优化掉. a)自行设计的格雷码FIFO(一般用于连续数据流跨时钟域)用Synplify综合时,为了防止被优化需要添加综合引导语句:“synthesis_syn_preserve = 1”: b)各种综合工具均有状态机安全模式,综合时候建议打开. 2.电路中所以寄存器.状态机.计数器.FIFO在单板上电复位时以及使用前必须处于一个已知状态. a)对电路中的寄存器.状态机.计数器.FIFO必须进行异步复位(不依

什么是FPGA FPGA(Field-Programmable Gate Array),即现场可编程门阵列 .看到编程两个字码农就笑了,不就是编程嘛,那可是我们的强项 .且慢,此编程非彼编程 .一定要把 FPGA 的编程和软件编程区分开来 .软件的编程,处理器会逐条的把语言翻译成各种控制信号,去控制内部电路完成一个个运算或操作 .那么FPGA的编程是怎么实现的呢?无论 Altera 家还是 Xlinix 家的 FPGA,叫法有什么差异,基本单元都相似,都是由真值表和 D 触发器构成 .改变真值表

对于很多初学者,大部分都是急于求成,熟不知越是急于求成,最终越是学无所成,到头来两手空空,要学好FPGA,必须弄懂FPGA本质的一些内容. 1.FPGA内部结构及基本原理 FPGA是可以编程的,必须通过了解FPGA内部结构才能很好地理解为什么FPGA是可以编程的.学习FPGA不能像学习其他CPU芯片一样,看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样.一条条的读,一条条的分析.要冲破软件编程的思想. 那么FPGA为什么是可以“编程”的呢?首先来了解一下什么叫“程”.启示“程

很多人做了很久的FPGA,知道怎么去给信号分配引脚,却对这些引脚的功能及其资源限制知之甚少:在第一章里对Zynq7000系列的系统框架进行了分析和论述,对Zynq7000系列的基本资源和概念有了大致的认识,然而要很好地进行硬件设计,还必须了解芯片的引脚特性,以确定其是否符合我们的选型要求,这些要求包括GTX引脚数目.select IO引脚数目.select IO引脚的资源配置情况.PS IO的数目及类型等. 1.       Zynq7000系列引脚分类 Zynq7000系列引脚的分类是确定的,

转载自网络,作者不详. 我常年担任多个有关FPGA学习研讨的QQ群管理员,长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题.作为管理员经常要给这些菜鸟们普及基础知识,但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习FPGA,总是急于求成.再加上国内大量有关FPGA的垃圾教材的误导,所以很多菜鸟始终无法入门.为什么大量的人会觉得FPGA难学?作为著名FPGA提供商Altera授权的金牌培训师,本管理员决心开贴来详细讲一下菜鸟觉得FPGA难学的几大原因. 1.不熟悉FP

http://bbs.ednchina.com/BLOG_ARTICLE_2111172.HTM 任何的时序逻辑都可以转换为组合逻辑+D触发器来完成. FPGA内部主要三块:可编程的逻辑单元.可编程的连线和可编程的IO模块.(1)可编程的逻辑单元是什么?其基本结构某种存储器(SRAM.FLASH等)制成的4输入或6输入1输出地“真值表”加上一个D触发器构成.(2)通常逻辑电路的规模是相当大的.那怎么办呢?这个时候就需要用到可编程连线,在这些连线上有很多用存储器控制的链接点,通过改写对应存储器的值

实验目的:先简单熟悉LCD灯的驱动和时序图的代码实现.设计功能是让LCD显示红绿蓝三种颜色,即三个彩带.本次实验比较容易实现,主要是对LCD驱动时序图的理解和时序参数的配置. 实验条件:1.LCD原理图2020-12-17-HXH_ESP32_E1. 2.所用开发板用户手册:GW1NSR-LV4CQN48PC7I6_V1.1开发板用户手册 3.LCD的数据手册:SC7283(确定LCD驱动设计的引脚和时序控制) 注释:第一项和第二项结合是为了,分配LCD和FPGA的引脚.一般用PDF软件Adob

FPGA芯片内部硬件介绍 FPGA(Filed programmable gate device):现场可编程逻辑器件 FPGA基于查找表加触发器的结构,采用SRAM工艺,也有采用flash或者反熔丝工艺:主要应用高速.高密度大的数字电路设计. FPGA由可编程输入/输出单元.基本可编程逻辑单元.嵌入式块RAM.丰富的布线资源(时钟/长线/短线).底层嵌入功能单元.内嵌专用的硬核等组成: 目前市场上应用比较广泛的FPGA芯片主要来自Altera与Xilinx.另外还有其它厂家的一些低端芯片(Ac

何谓静态时序分析(Static Timing Analysis,简称STA)? 它可以简单的定义为:设计者提出一些特定的时序要求(或者说是添加特定的时序约束),套用特定的时序模型,针对特定的电路进行分析.分析的最终结果当然是要求系统时序满足设计者提出的要求. 下面举一个最简单的例子来说明时序分析的基本概念.假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时.我们的系统要求这个信号在FPGA内部的延时不能超过15ns,而开发工具在执行过程中找到了如图4.1所示的一些可能的布局布线方式

谈及此部分,多多少少有一定的难度,笔者写下这篇文章,差不多是在学习FPGA一年之后的成果,尽管当时也是看过类似的文章,但是都没有引起笔者注意,笔者现在再对此知识进行梳理,也发现了有很多不少的收获.笔者根据网上现有的资源,作进一步的总结,希望能够有所帮助. 一个不错的网站,类似于一个手册,随时可以去查询如何去定义各个时序约束指令怎么用.http://quartushelp.altera.com/current/mergedProjects/tafs/tafs/tcl_pkg_sdc_ver_1.5