FPGA芯片内部硬件介绍 FPGA(Filed programmable gate device):现场可编程逻辑器件 FPGA基于查找表加触发器的结构,采用SRAM工艺,也有采用flash或者反熔丝工艺:主要应用高速.高密度大的数字电路设计. FPGA由可编程输入/输出单元.基本可编程逻辑单元.嵌入式块RAM.丰富的布线资源(时钟/长线/短线).底层嵌入功能单元.内嵌专用的硬核等组成: 目前市场上应用比较广泛的FPGA芯片主要来自Altera与Xilinx.另外还有其它厂家的一些低端芯片(Ac

本文记录了利用FPGA加速图像处理中的卷积计算的设计与实现.实现环境为Altera公司的Cyclone IV型芯片,NIOS II软核+FPGA架构. 由于这是第一次设计硬件加速模块,设计中的瑕疵以及问题欢迎前来讨论. 更新记录: D0423 记录FPGA核心计算模块和控制模块 D0426 记录FPGA核心计算模块的控制驱动,性能与功能测试 Part1 : 卷积相关 软件实现卷积 卷积是将原来矩阵的对应部分与卷积核对位乘法再加起来,形成新的矩阵中的一个位. 图中红色的框是卷积操作当前所在位置,对

数字逻辑课程的自由设计中,我编写了一个3x3开窗的中值滤波器,处理一副128*128像素值的图像,并且最终可以在FPGA上板实现. 中值滤波的本质就是对于一个n*n的窗口,将其内部的值进行排序,取中位数作为中间的点的值.通过中值滤波可以很好的减弱图片的噪声,并且报纸边缘不变. 中值滤波的硬件实现主要分为三个模块:开窗模块.中值计算模块与存储器模块. [1]开窗模块主要需要利用循环同步计数器来实现,分别进行列和位置的循环,从而达到最终开窗的目的. 开窗模块的代码如下: `timescale 1ns

PGA的硬件设计不同于DSP和ARM系统,比较灵活和自由.只要设计好专用管脚的电路,通用I/O的连接可以自己定义.因此,FPGA的电路设计中会有一些特殊的技巧可以参考. 1. FPGA管脚兼容性设计 FPGA在芯片选项时要尽量选择兼容性好的封装.那么,在硬件电路设计时,就要考虑如何兼容多种芯片的问题.例如,EP2C8Q208C8和EP2C5Q208这两个型号的FPGA.其芯片仅有十几个I/O管脚定义是不同的.在EP2C5Q208芯片上,这几个I/O是通用I/O管脚,而在EP2C8Q208C8芯片

其实在FPGA的开发中理想情况下FPGA之间的数据要通过寄存器输入.输出,这样才能使得延时最小,从而更容易满足建立时间要求.我们在FPGA内部硬件结构中得知,IOB内是有寄存器的,且IOB内的寄存器比FPGA内部的寄存器更靠近外部的输出管脚,这样就能够得到更小的延时,从而使时序更好.我们可以看到在没有指定的情况下寄存器的映射都是随机的,那么问题来了,如何才能指定寄存器映射到IOB中呢?我们依然用异步复位D触发器的例子来给大家演示. 如图1所示,我们回到工程界面点击“Assignment Edit

代码和硬件之间的映射关系是一个很奇妙的过程,也展现出人类的智慧.单片机内部的硬件结构都是固定的,无法改变,我们通过代码操作着寄存器的读写,来执行各种复杂的任务.FPGA的硬件结构并不像单片机一样是固定好的,而是由更加原始的基本逻辑单元构成,我们需要用HDL语言来描述我们要实现的功能,而并不需要关心硬件的结构是如何构建的,我们通过使用FPGA厂商的综合器来将HDL所描述的功能代码映射到我们的FPGA基本逻辑单元上,而这个映射的过程是综合器帮我们自动完成的,我们并没有直接用语言去操作这些基本逻辑单元

组合逻辑和FPGA之间的映射关系我们知道了,那时序逻辑和FPGA之间又是一种怎样的映射关系呢?我们就以前面寄存器章节的例子来向大家说明,也一同把当时为什么用异步复位更节约资源的原因告诉大家.我们先来看一下同步复位D触发器的RTL代码,如下所示: 同步复位D触发器 //-------------------------------------------------- module flip_flop( input wire sys_clk , input wire sys_rst_n , inp

大家可能会有这样的疑问,我们编写的Verilog代码最终会在FPGA上以怎样的映射关系来实现功能呢?我们以一个最简单的组合逻辑与门为例来向大家说明.RTL代码如下所示: //-------------------------------------------------- module and_logic( input wire in1 , input wire in2 , output wire out ); //out:输出in1与in2相与的结果 assign out = in1 & i

FPGA市场占有率最高的两大公司Xilinx和Altera. 查找表(Look-Up-Table)简称为LUT,LUT本质上就是一个RAM.目前FPGA中多使用4输入的LUT,所以每一个LUT可以看成一个有4位地址线的 的RAM. 当用户通过原理图或HDL语言描述了一个逻辑电路以后,PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果,并把真值表(即结果)事先写入RAM,这样,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出即可. IP(Intelligen

既然我们可以指定寄存器放在IOB内,那我们同样也可以指定PLL的位置.首先要确保我们有多个PLL才行.如图1所示,我们所使用的EP4CE10F17C8芯片刚好有两个. 图 1 为了演示这个例子,我们使用pll工程,RTL代码如下所示: //-------------------------------------------------- module pll( input wire sys_clk , //系统时钟50MHz output wire clk_mul_2 , //系统时钟经过2倍

eFPGA:冉冉升起的新星 eFPGA即嵌入式FPGA(embedded FPGA),是近期兴起的新型电路IP. 随着摩尔定律越来越接近瓶颈,制造ASIC芯片的成本越来越高.因此,设计者会希望ASIC能实现一定的可配置性,同时又不影响性能.在希望能做成可配置的模块中,负责与其他芯片或者总线通信的接口单元又首当其冲.在芯片中,模块间的通信往往使用简单的并行接口或者配合简单的时序逻辑,但是在芯片间通信时为了保证可靠性,必须通过一系列握手(handshake)协议来完成通信接口.设计者往往希望自己的S

这些年学过的FPGA 最近看了老罗的鄙视链是怎样炼成的,联想到FPGA.从2011年底开始接触FPGA到现在已经快接近4个年头了,这四年见证了Altera-FPGA的发展,使用的cyclone系列的芯片也从cyclone到现在cycloneV,从单纯逻辑门,到集成DSP模块,再到现在的集成ARM,工艺技术也从最初的90nm发展到现在的28nm,最小的可以达到14nm(这么高级的芯片目前还没有用过),设计软件也从当初的Quartus II 9.0-- Quartus II 11.0-- Quart

最近一段时间一直在研究基于FPGA的图像处理,乘着EEPW这个机会和大家交流一下,自己也顺便总结一下.主要是为了大家对用FPGA做图像处理有个感性的认识,如果真要研究的话就得更加深入学习了.本人水平有限,如有错误,欢迎大家批评指正. 本文引用地址:http://www.eepw.com.cn/article/185312.htm 基于软件的图像处理方法存在着一些局限性,尤其是计算速度和算法效率方面.所以大家很自然的就想到了FPGA作为嵌入式图像应用的平台.许多图像处理本身就是并行计算的,并且FP

1 EDK 大家知道我们在EDK中建立GPIO然后倒出到SDK中,在SDK中可以用C语言操作外设GPIO,但是这还是裸机程序,没有用到LINUX.本文将记录从FPGA  EDK生成GPIO一直到导入SDK中,建立.fsbl文件,creat BOOT.BIN,然后根据前面的文章(生成uboot.elf   以及生成zImage,.dtb文件).然后我们在linux中编写GPIO驱动程序,操作我们在FPGA中建立的GPIO.这个过程十分复杂任何一个方面都要搞几个月,但是站在巨人的肩膀上就是好. 首先

本套教程主要面对FPGA初学者,本次DIY活动不仅让初学者掌握FPGA硬件电路设计以及焊接方面的知识,更重要的是让初学者学习硬件描述语言 (VerilogHDL)描述数字电路,以及Quartus II.Modelsim等工具的使用,学会怎么用CPLD/FPGA做设计,掌握FPGA的学习方法,少走弯路,轻松迈进CPLD/FPGA设计开发的大门. 下面,我们来看一下蜂鸣器篇的第一个实验:让蜂鸣器发出救护车鸣笛的声音 首先我们看一下开发环境 我们硬件开发环境采用的是CycloeIV系列EP4CE6开发

计算机和存储领域: 计算机技术和存储技术发展迅猛.如今,云计算正在实现对传统 IT 功能和全新功能的整合.例如,许多大型数据中心目前正在同时提供传统的 IT 服务以及新型的数据分析服务. 因此,这些大型数据中心需要使用高效的服务器和存储系统.利用频率调节来提升性能的方式已成历史,传统的 CPU 技术已成为性能的桎梏.频率调节方式的终结引发 CPU 转向多核处理.然而,由于 I/O 和内存带宽的限制,多核处理在提升实际应用程序性能方面会使收益呈现递减态势. 计算机和存储 FPGA可用来提升大型数据

何为金融: 金融指货币的发行.流通和回笼,贷款的发放和收回,存款的存入和提取,汇兑的往来等经济活动.金融(FIN)就是对现有资源进行重新整合之后,实现价值和利润的等效流通. 金融主要包括银行.证券.基金.保险.信托等.金融所涉及的学术领域很广,其中主要包括:会计.财务.投资学.银行学.证券学.保险学.信托学等等. 金融机构 中国金融市场已经是全球最大的金融市场之一,随着市场规模的不断扩大,金融市场的功能发挥日益明显,服务相关产业和国民经济的能力不断提高.金融是现代经济的核心,金融现代化.市场化和

过去十几年,通信与多媒体技术的快速发展极大地扩展了数字信号处理(DSP)的应用范围.眼下正在发生的是,以更高的速度和更低的成本实现越来越复杂的算法,这是针对高级信息服更高带宽以及增强的多媒体处理能力等需求的日益增加的结果.一些高性能应用正在不断发展,其中包括高级有线和无线音频.数据和视频处理. 通信和多媒体应用的发展,如互联网通信.安全无线通信以及消费娱乐设备,都在驱动着对能够有效实现复数运算和信号处理算法的高性能设备的需求. 这些应用中需要一些典型的DSP算法包括快速傅里叶变换(FFT).离散

题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢.这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的. 1.硬件设计基本原则 (1).速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约:反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那

还有几天就要交文章终稿了,三年的研究生生活也快要结束了,时间飞快,岁月如梭,但学习技术的热情仍然不能松懈,不懂的东西太多,需要实时保持奋斗!!过些天会继续更新<FPGA全程进阶---实战演练>内容,此电子书是笔者三年所做过的一些项目总结,又有擅长记录的习惯,于是整理成博客. 过些天会更新的内容有C++学习初步,友晶科技 DE1-Soc板卡学习笔记,Altium Designer画板技巧,在去下一家之前尽量更新完毕. 今天讲一下Signal Tap II的使用. 1 基础知识讲解 本章主要是讲解

在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的.笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降.其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件团队则极力要求笔者所在的FPGA团队尽量多做些低功耗设计.笔者项目经历尚浅,还是第一次正视功耗这码事儿,由于项目时间比较紧,而且xili