1.控制信号包括时钟使能,读写使能,字节使能,地址使能,异步清零等 2.可配置为单端口,简单双端口,真双端口,fifo,rom,移位寄存器. 3.关于移位寄存器模式的介绍如下: 一个 ( w × m × n ) 移位寄存器的容量是由输入数据宽度 ( w ).抽头的长度 ( m) , 以及抽头的数量 ( n ) 来决定,并且必须小于或等于最大存储器位数 , 也就是 9,216 位.另外, ( w × n ) 的容量必须小于或等于模块的最大宽度,也就是 36 位.如果需要一个容量更大的移位寄存器,则

reference: http://xilinx.eetrend.com/d6-xilinx/article/2014-04/7009.html reference :  quickboot method for fpga design remote update.pdf 一.概述对于成熟的电子产品,高效稳定的工作是非常重要的一项指标.而一款刚推向市场的产品则需要研发人员或者技术维护人员进行必要的维护或者更新,以求达到更稳定的效果.对于FPGA的逻辑更新来说,因为它直接贴在板卡上,如果将板卡从产

硬件:AM5728开发板:Artix-7开发板软件:Linux am57xx-evm 4.4.19:Vivado 2015.2作者:杭州矢志信息科技有限公司邮箱:admin@sysjoint.com AM5728外设接口丰富,有V-PORT接口.PCIe.GPMC.USB.UART等等,通常与FPGA之间高速数据通信可以选择V-PORT.PCIe.GPMC,这里以实现起来最简单的GPMC为例,实现了从FPGA到AM5728的高速数据搬运. AM5728的ARM端运行Linux 4.4内核操作系统

硬件:TI达芬奇TMS320DM8168(以下简称DSP).EP4CE6E22C8N(以下简称FPGA) 软件:linux-2.6.37 转载请注明出处- http://www.cnblogs.com/imapla/p/4122609.html 近期项目需要实现DSP与FPGA之间的高速数据交换,用到了DM8168的GPMC接口.这部分的中文资料网上还是比较少的,于是苦苦研究芯片的数据手册和参考指南,最近终于有所成果,在Linux下调用GPMC驱动函数调通了GPMC接口,因此发出调试过程与大家分

无论是客户反馈,还是自己亲身经历,USB-Blaster不能下载配置FPGA的情况时有出现.究其原因,大致有如下几条: 1. FPGA器件上的JTAG相关引脚出现故障: 2. USB-Blaster坏了: 3. 10针JTAG线缆没有压制好. 其中第1条给我们带来的损害最为严重,那么应该怎样规避呢? 内容   故障1的现象   JTAG接口的TCK.TMS.TDO或TDI,与GND短路. 原因分析 我们经常为了图方便,随意带电插拔JTAG下载口.尽管在多数情况下JTAG相关引脚安然无恙,但是不能

一. 软件平台与硬件平台 软件平台: 1.操作系统:Windows-8.1 2.开发套件:ISE14.7 3.仿真工具:ModelSim-10.4-SE .ChipScope 硬件平台: 1. FPGA型号:Xilinx公司的XC6SLX45-2CSG324 2. EEPROM型号:Microchip公司的AT24LC04B 二. 原理介绍 IIC(Inter-Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线,用于连接微控制器及其外围设备.I2C总线产生于

Vivado xilinx fft9.0 使用笔记: ****注 仿真实测1024点的转换需要经过1148个时钟周期才能得到转换结果: 模块配置信号含义请参考pg109文档手册(写的贼烂会看晕),不详细说明: 一.查找fft IP核按如下几图配置可实现正确的fft转换结果: 配置1个转换通道:转换数据长度是1024 points:选择流线型结构类型pipelined,streamingI/O,优点并行转换速度快,,缺点占用资源多. 如图1: 图1 如图2,设置数据类型为定点小数:缩减因子设置成U

SOC常见问题解答 1.SOC FPGA中的ARM是软核还是硬核?ARM核的外设是软核还是硬核? SOC FPGA 中的ARM核是硬核.所以简称HPS,Hardware Processor System 2.ARM处理器核是包含于FPGA逻辑单元内部的吗? 如下图所示.刚开始接触SOC FPGA就可以认为,FPGA和ARM(HPS)处理器只是封装到同一个芯片中,JTAG接口.电源引脚和外设的接口引脚都是独立的. 3.ARM处理器和FPGA逻辑单元如何通信? 如下图所示,上面蓝色区域是ARM处理器

芯航线--普利斯队长精心奉献   实验目的: 1.实现FPGA驱动数码管动态显示: 2.使用In system sources and probes editor工具,输入需要显示在数码管上的的数据,数码管显示对应数值. 实验平台:芯航线FPGA核心板.数码管_VGA_PS2模块 实验原理:     电子设计系统中常用的显示设备有数码管.LCD液晶以及VGA显示器等.其中数码管又可分为段式显示(7段.米字型等)以及点阵显示(8*8.16*16等),LCD液晶的应用可以分为字符式液晶(1602.1

本文设计思想采用明德扬至简设计法.上一篇博文中定制了自定义MAC IP的结构,在用户侧需要位宽转换及数据缓存.本文以TX方向为例,设计并验证发送缓存模块.这里定义该模块可缓存4个最大长度数据包,用户根据需求改动即可. 该模块核心是利用异步FIFO进行跨时钟域处理,位宽转换由VerilogHDL实现.需要注意的是用户数据包位宽32bit,因此包尾可能有无效字节,而转换为8bit位宽数据帧后是要丢弃无效字节的.内部逻辑非常简单,直接上代码: `timescale 1ns / 1ps // Descr

我不知道名字取对没有,在FPGA计算中有时往往需要在不溢出的情况下将数扩大,从而获得更好的计算精度. 比如.在一个8位宽的系统中,将x=0000_0010,算术左移m=5位之后得到xt=0100_0000,此时的xt参与运算之后能得到更好计算精度,并且通过m我们可以把相应的结果移位回来. 典型的应用例子就是,使用cordic计算复数x+jy的相角与模值,那么此时我们可以在保证不溢出的情况下按比例的扩大(x,y),再进行cordic计算,此时我们就可以得到,将计算结果的模值右移相应的m位即可,那么

在FPGA设计过程中难免会碰到需要进行截位,那定点小数的计算过程中我们需要注意些什么呢? 首先,我们考虑如下计算式. sin cos 数据形式是 FIX_32_30 X Y Z 数据形式是 FIX_32_20 φ 是角度 最后需要计算 exp(jπφ),可以看出来φ具有周期性,是可以-1~+1.要求的数据形式是 FIX_32_29 1.首先 分析 temp = sin*cos 结果 两个FIX_32_30相乘得到的数据是 FIX_64_60,我们发现这个结果最大值为-1~+1,所以只需要保留两位

原文地址:关于FPGA设计16位乘法器的两种算法作者:ChrisChan 部分原代码如下: 用特权的右移算法虽复杂点,但节省不少LEs,如下图: 用左移算法尽管浅显易懂,但因每次都会从最右端移位,会占用更大面积,速度暂不说,如下图:  

发现Xilinx Virtex 5 FPGA中,单个DSP乘法器只支持17位无符号乘法.如果令18位乘数相乘,结果会与正确的乘积不同.

数字表达式的定义<位宽><进制><数字>,这是一种全面的描述方式 例如:如果我要定义一个变量counter = 5000 0000 ,10进制数:那么他的位宽应该是多少了!那就需要知道把10进制数5000 0000 转换成二进制需要多少位可以表示,转换成二进制后为 1011_1110_1011_1100_0010_0000_00 ,一共26位 所以定义counter = 26'd5000_0000 ; 以上为我的一些粗浅认识,希望大家指正.

目录 想说的话... 正文 IC介绍_HC595 电路连接图 功能表 逻辑图 代码实现 代码已经更新,新的代码按照电路编写,忠实于原电路的逻辑,已注于文末(11/16) 修复并行输出数据出错的bug,代码已更新(11/18) 想说的话... 这次的主角IC:HC595. 先介绍IC的功能,再分析代码,最后给出完整例程,请酌情阅读. 正文 IC介绍_HC595 The HC595 devices contain an 8-bit, serial-in, parallel-out shift reg

1. 代码比较简单,总结起来是用逻辑运算替代了数学运算加减,应该是因为这样的逻辑资源耗费的少.S是A+B的个位,CO是A+B的进位. module half_adder(A,B,S,CO); input A,B; output S,CO; assign S=A^B; assign CO=A&B endmodule 2. quartus13.1不支持中文路径,下面研究下生成的逻辑资源,差不多6K的逻辑资源,我们用到了2个,究竟是那两个? 3. 当然目前猜测是CO和S各用了一个逻辑资源,一个逻辑资源

转载 榨干FPGA片上存储资源 记得Long long time ago,特权同学写过一篇简短的博文<M4K使用率>,文章中提到了Cyclone器件的内嵌存储块M4K的配置问题.文中提到了这个M4K块除了存储大小是有限的4Kbit,它的可配置的Port数量也是有限的,通常为最大36个可用port. 当时只是简单的提到有这么回事,提醒使用者注意,也没有具体的谈到如何解决或者确切的说应该是避免这样的状况出现.因此,本文将结合特权同学近期在使用FPGA时,配置片内存储器遇到的一些片内资源无法得到充分

因为本人用的黑金四代开发板,中央芯片采用ALTERA的cycloneIV E,所以就此器件阅读altera官网资料,并做相应的笔记,以便于以后查阅 Cyclone IV 器件系列具有以下特性:■ 低成本.低功耗的 FPGA 架构:■ 6 K 到 150 K 的逻辑单元■ 高达 6.3 Mb 的嵌入式存储器■ 高达 360 个 18 × 18 乘法器,实现 DSP 处理密集型应用■ 协议桥接应用,实现小于 1.5 W 的总功耗 逻辑单元 15408 嵌入式存储器 504Kbits 嵌入式18*18

项目简介 本项目基于Altera公司的Cyclone IV型芯片,利用NIOS II软核,2-port RAM与时序控制模块,实现64*48分辨率的显存(再大的显存板载资源m9k不够用) 实现效果如下: VGA时序控制模块 VGA时序简介 网络上针对VGA时序的讲解已经非常多了,简单的理解,VGA主要有H_sync和V_sync这两个坐标同步信号,与RGB这三个色彩信号.当H_sync与V_sync达到特定的值的时候,对应一个特别的坐标(x,y)上的颜色为RGB.VGA上的RGB信号是模拟信号,