对于 lattice  Diamond 与 modelsim 的联合仿真,我总结了一句话,那就是—— 难者不会,会者不难.  也许刚开始 觉得 摸不着 头脑,但是 一旦学会 感觉还是很简单和直观的. 直接进入正题, 仿真第一步 : 建立仿真库. 在正确安装了Diamond  和 modelsim  之后,就是先要建立自己的 lattice 仿真的库文件: 1.打开 modelsim 的 安装目录,在其目录下 打开 modelsim.ini 的属性,去除其只读性. 2.在modelsim 安装目录

执行菜单命令[File]-[New Project Wizard…],创建工程向导. 在What is the working directory for this project?下选择项目存储地址工作目录,What is the name of this project?下填写工程名,最后一栏填写顶层文件名. 添加已存在文件(可选),在[File name]下选择已经存在的工程项目,利用[Add]或[Add all]命令添加文件到新工程,点击[Next] 3.选择器件,[Device fam

摘要: 怎样用modelsim做后仿(编译工具采用quatus) step1:在qurtus改变编译选项:     assignments->EDA tool setting:选择verilog还是vhdl. step2:编译.你会在你的工程所在目录 看到一个simulation的目录,这里面有你生成的网表文件和标准延时文件.step3:在目录:\ 怎样用modelsim做后仿(编译工具采用quatus) step1:在qurtus改变编译选项:     assignments->EDA to

半年前,公众号写了第一篇推文<入行数字IC验证的一些建议>,介绍了IC小白可以如何一步一步地摸索入门数字IC验证,同时也在知乎发了这篇入门贴,并且衍生出很多额外基础的内容,收获了不少的浏览量以及肯定.点击合集(数字IC合集(超级全面,持续更新)) 在真实地工作一年后,对芯片验证的理解也有了更深的认识,故在此回忆总结这一年所看到的数字IC验证世界. -------------------------------- 我们知道芯片制造出来到用户手中之后是没办法再次更改的,流片失败的代价非常的昂贵,大

芯航线--普利斯队长精心奉献   实验目的:掌握阻塞赋值与非阻塞赋值的区别 实验平台:无 实验原理:     阻塞赋值,操作符为"=","阻塞"是指在进程语句(initial和always)中,当前的赋值语句阻断了其后的语句,也就是说后面的语句必须等到当前的赋值语句执行完毕才能执行.而且阻塞赋值可以看成是一步完成的,即:计算等号右边的值并同时赋给左边变量.     非阻塞赋值,操作符为"<=","非阻塞"是指在进程语句(

1)如果需要跟踪信号,可以使用dataflow,直观,缺点是后仿太慢! http://www.cnblogs.com/asus119/archive/2011/04/01/2002525.html ModelSim SE6..2b还有一个很好用的功能.就是可以看整个文件所形成的数据流程,各个模块之间的逻辑联系.具体方法是在仿真后执行命令  view datalflow 就可以打开dataflow文件,在dataflow的窗口菜单中点击add中的view all nets就可以观察到各个模块之间的

最近一段时间使用modelsim, 一,安装 使用的时候,出现license验证不对. 由于经常换虚拟机,要注意首先MAC地址是否换了,如果换了,license要重新做! 其次/etc/hosts的IP地址要和ifconfig的IP地址一致. 如果仍然不行,就重启linux. quartus破解在不同的linux操作系统处理不一样,centos是最稳定的操作系统,it can be installed correctly. however ubuntu,fedora有些不一样,这个花了我不少时间

下面的讨论转载自eetop,我选取了一些有意义的讨论,加了我的评注. 楼主zhhzhuawei认为 ===================================== 对于ASIC的前端功能验证(不含SOC的IP集成验证): 1. 只会在别人搭建的环境上跑跑用例.       年薪<8W 2. 若还会在别人搭建的环境上构造用例.       年薪<10W 3. 若还会对测试点进行简单的分解,并能利用脚本或高级语言进行简单的编程,搞些自动化.年薪<14W 4. 若自个能独立搭建自动

引言 图像视频处理等多媒体领域是FPGA应用的最主要的方面之一,边缘检测是图像处理和计算机视觉中的基本问题,所以也是最常用的,随着数据量的不断增加以及对实时性的要求,一般软件已经不能满足实际需要,这时,就需要专门的硬件来实现加速.本小节就实现一个简单的sobel边缘检测加速器,为了便于对比,我们还编写对应的软件算法. 1,基本思想与算法 Sobel检测法通过一个叫做卷积的过程来估计每个像素点每个方向上的导数值.把中心像素点和离它最近的八个像素点每个乘以一个系数后相加.该系数通常用一个 的卷积表(

规范很重要 工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的.逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了:如果一个项目做了一半一个人走了,接班的估计得从头开始设计:如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性. 在逻辑方面,我觉得比较重要的规范有这些: 1.设计必须文档化. 要将设计思路,详细实现等写入文档,然后经过

点击标题即可进入相关随笔. DE-SOC开发板VrilogHDL开发相关部分: (本过程需要Verilog HDL 的基本语言基础) 1.FPGA的发展史及FPGA 的基础架构 2.首先看一下友晶DE-SOC开发板的user manual 3.用VerilogHDL设计一个与门逻辑,并进行前仿和后仿 4.点亮一个LED灯 5.3-8 译码器的设计 6.计数器设计与应用 7.利用IP核设计高性能的计数器 8.设计一个BCD码计数器. 9.用一个例子来学习阻塞赋值和非阻塞赋值 10.状态机的设计实例

CMOS集成电路的基本结构是以P型材料作为衬底(p-substrate),直接生成NMOS, 同时增加N肼(n-well),在其上制造PMOS. 增加两个bulk(P+,N+)防止非MOS管内的PN结反偏. NMOS一般放在Pull-down结构中,PMOS一般放在Pull-up结构中. NMOS与PMOS均采用增强型的类型,这样便于控制channel length. Bulk端和Gate,Source,Drain通过metal层引出. 在基本的invert中,NMOS的Drain与PMOS的S

 最近在做Zynq的项目,曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程,使用中发现前者及其不方便后者有诸多不稳定.近期得闻Xilinx退出Vivado2013.4,就迫不及待的想试用一把,看之前的bug是否有修复,稳定性有没有变好,就从和ModelSim的联合仿真做起吧.        其实Vivado IDE本身具有强大的仿真工具vivado simulator,支持功能仿真和后仿,但是那个特别耗电脑资源,笔记本基本上是跑不动的,如果电脑给力用起来

1. 规范很重要      工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的.逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了:如果一个项目做了一半一个人走了,接班的估计得从头开始设计:如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性.在逻辑方面,我觉得比较重要的规范有这些: (1) 设计必须文档化      要将设计思路,详

1.规范很重要工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的.逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了:如果一个项目做了一半一个人走了,接班的估计得从头开始设计:如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性. 在逻辑方面,我觉得比较重要的规范有这些:1.设计必须文档化.要将设计思路,详细实现等写入文档,然后经过严

vivado2013.4和modelsim联合仿真                           Hello,Panda        最近在做Zynq的项目,曾经尝试使用ISE+PlanAhead+XPS+SDK组合和Vivado+SDK来搭建工程,使用中发现前者及其不方便后者有诸多不稳定.近期得闻Xilinx退出Vivado2013.4,就迫不及待的想试用一把,看之前的bug是否有修复,稳定性有没有变好,就从和ModelSim的联合仿真做起吧.        其实Vivado IDE本

1. 关于mbist,网上也有介绍,觉得不错: 推荐的mbistt的博客:奋斗的猪 2.使用的工具是mbistarchitect,不是tessent. 3.工具使用的相关文档:从EETOP和工具自带的HELP文档. 4.RISK的地方有几点: 4.1 手写lib文件. read/write cycle 跟memory时序有关.一般read 2个cycles / write 3个cycles ,总共5个cycles .一定要满足读写的setup/hold时序关系,尽量做到时序紧凑.这部分借助仿真来

一份代码,在写完之后,一定要再经过一次或多次整理和打磨,才能算完成的:一份代码,一定要把其有效代码行,精简.锤炼到最少.最短.最有效,才能算完成的.   下面这些问题和回答是忘记是在哪里看到的了,参考夏晶的文章,和我自己的验证经验,做了补充,作为日后学习的参考. Q:验证的目的? A:这也是发现Bug,发现所有的Bug,或者证明没有Bug(转自夏晶的帖子),无论任何验证语言.任何验证环境.任何验证方法学.任何Feature List,都是为了达成这一目的而使用的方法,或者所手段.这是夏晶给出来的

第一次下载和运行Quartus后,发现几个问题: 下载时安装易出现问题. 解决:在官网下载后,在开始破解: 运行程序出现警告:RTL波形时出现问题? 解决:testbench程序出错. 问题3:在视频中testbench程序加延时后有一个Sstop,但实际中加了不能出现仿真波形,删除就可以. 问题4:在2选一多路选择器中,前仿可以,但后仿出错. 解决:cyone v不能进行后仿真. 问题5:在38译码器中,前仿较为顺利,但是后仿时,芯片内型要换,要先进行运行: 后仿中波形会出现干扰. 为题5:前

本实验使用DE1器件,cyloneV,主要做的基础实验,目的是回顾前期的学习和巩固知识和熟悉操作流程. 视频主要学习的是小梅哥视频. 工程文件夹取名 prj -----   工程文件存放目录(ip文件夹存放生成的ip核文件) rtl  -----   verilog可综合代码 img ----- 设计相关图片存放目录(方便写文档) doc ----- 设计相关文档存放目录 testbench ----- 对应的testbench仿真测试文件存放目录 初学者FPGA开发流程: 1.设计定义; 2.

前期接口设计用的是Vivado18.3+Modelsim10.6,逻辑综合及版图生成的环境是Ubuntu16,逻辑综合用的工具Design Compiler,生成版图用的工具是Encounter. 下面是关于我做的CameraLink接口的ASIC逻辑综合和版图设计流程,重点介绍了逻辑综合过程: (1)CameraLink接口实现 (2)功能仿真 (3)逻辑综合 (4)布局布线及版图生成 (5)后仿真 1.CameraLink接口实现 1.1.接口设计 Camera Link接口标准是数字相机和