选中希望以模拟波形显示的信号,右击选择format—>Analog(automatic) 如果你的数据是用无符号数表示一个完整的波形的,那么可能显示出来的波形样子是下面的样子,不过不要紧,这是因为modelsim默认是按照有符号数据解析波形数据的缘故,我们可以再进行一次设置修改. 选中希望显示波形的信号,右击,选择Radix—>Unsigned. 设置完成后,波形就如下所示了: 是不是发现虽然波形已经是完整的正弦波了,但是波形有部分却跑到其他信号的地盘去了呢?这也不要紧,是模拟波形的显示范围设

Modelsim的仿真,如果一直使用图形界面建工程,编译,仿真,一个个加入观察波形的话,未免复杂了一些,尤其是当工程较大,需要观察的信号较多时,下面贴出一些常用的tcl脚本命令和wave.do常用语法:   vsim.tcl仿真脚本: vlib compress_lib vmap compress_lib compress_lib   set verilog_file_list [ glob verilog/compress/*.v ]   foreach i $verilog_file_lis

声明:本文为黑金动力社区(http://www.heijin.org)原创教程,如需转载请注明出处,谢谢! 黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html <FPGA那些事儿-Modelsim仿真技巧>REV2.0 PDF下载地址: http://www.heijin.org/forum.php?mod=viewthread&tid=22419&extra=page%3D1 第二章 Modelsi

1. 常用仿真命令 vlib work    // 建立work仿真库 vmap work wrok   // 映射库 vlog   -cover  bcest  *.v    // 加覆盖率分析的编译 vsim  -coverage  -voptargs="+acc"  -t ns  test   // 仿真文件为test.v add wave  *     // 将所有模块waveform. dump出来 add wavesim:/test/t/M2/Reg_out        

前言 EDA发展的趋势是自动化,使用脚本自动化仿真可以减少不必要的时间浪费. 流程 在windows下新建批处理脚本bat文件(linux下可用shell脚本或者其他,注意给脚本运行权限即可:chmod +x name.sh); 批处理文件或者脚本中内容只有一句话: vsim -do sim.do 把bat脚本与写好的do文件放入sim home 目录:仿真的时候点击bat文件即可. 举个栗子,do文件内容: 1.功能仿真:(器件ep4ce6f17c8,器件不同挂载不同的器件库) #set th

1. do文件记录了仿真的过程和加载的各种库. do文件的保存过程: file——>save format——>D:/modeltech_6.5b/examples/run_wave.do 可以更改do文件名称和存放目录,一般保存在仿真目录中. 2.在仿真路径中找到文件vsim.wlf打开,再命令窗口输入:do run_wave.do 具体操作: 1.打开modelsim se :切换目录到仿真工程下. 2.命令行输入:OpenFile vsim.wlf 3.命令行输入:do run_wave

声明:本文为黑金动力社区(http://www.heijin.org)原创教程,如需转载请注明出处,谢谢! 黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html <FPGA那些事儿-Modelsim仿真技巧>REV3.0 PDF下载地址: http://www.heijin.org/forum.php?mod=viewthread&tid=22492&page=1&extra=#pid16325

在modelsim中使用do文件是非常方便的进行仿真的一种方法,原来接触到的一些项目不是很大,用modelsim仿真只需要仿真单独的一些模块,最近接触的项目比较大,是几个人分开做的,所以前后模块的联合仿真比较重要,并且WAVE窗口里面需要引入的信号也很多,不同人开发的代码放在了单独的文件夹中,如果还是像原来那样仿真,单单是编译源文件,添加查看信号就要花费不少时间,而且仿真需要比较长的时间,需要观察不同时间段内的仿真结果,因此便使用了do文件来方便自己的仿真.    新建文本文件,修改后缀为do便

本文转自一博文. 一.编译System库 1. 下载SystemC library source code, 到http://www.systemc.org注册会员账号后,即可下载SystemC library soure code 2. 以SystemC 2.2.0为例,下载后的文件名为systemc-2.2.0.tgz,解压到C盘目录下:C:\systemc-2.2.0 3. 用VisualStudio2010打开C:\systemc-2.2.0\msvc71\SystemC目录下的Syst

困住整整一周了,工作进行不下去,中午偶遇导师,指导意见是有两种可能: 1.  FPGA编译器优化代码,可以考虑把综合过程中所有的warning排查一下 2.  verilog里有不可综合的语句. 又及,原有的功能模块完全正确,自己改写的不行,导师说那是自己写的时序不对,仿正确的模块看modesim里自己写的和正确的模块时序差在哪里,修改自己的. 添加各种(*keep="true"*),未果 排查所有warning,没看到会和这个问题相关 相信大神导师写的代码不会有问题 一下午加晚上各种

1.代码输入 (1).新建一个ISE工程,名字为count4. (2).新建一个verilog文件 (3).选择verilog module 输入file name为count4,单击next默认知道finish. (4).在count4.v文件中输入以下代码 module count4(out,reset,clk     );                  output [3:0] out;         input reset,clk;         reg [3:0] out;  

1.代码输入 (1).新建一个ISE工程,名字为count4. (2).新建一个verilog文件 (3).选择verilog module 输入file name为count4,单击next默认知道finish. (4).在count4.v文件中输入以下代码 module count4(out,reset,clk     );                  output [3:0] out;         input reset,clk;         reg [3:0] out;  

学校的课程设计,总结一下. 注意 1.高低电平的改变不适合在主函数的while循环中,因为要有数码管动态显示的延时和其它逻辑处理,时间太长会不能及时改变高低电平值. 2.中断的执行时间一定是不能超过定时时间的,不然就会中断没处理完又来了下一个中断,造成频率出错. 3.假设100us中断一次,中断程序执行时间40us,则当前中断执行完毕距下一个中断到来还有70us,这剩下的时间就执行主函数的while循环了,因此设计中断时要给主函数留时间. 4.假设原来的延时函数设置延时1ms,而现在延时函数要被

基于HTML5的新特性,操作其实思路很简单. 首先通过navigator获取设备,然后通过设备监听语音数据,进行原始数据采集. 相关的案例比较多,最典型的就是链接:https://developer.mozilla.org/en-US/docs/Web/API/Web_Audio_API 第一部分: 代码案例 下面,我这里是基于一个Github上的例子,做了些许调整,为了自己的项目做准备的.这里,重点不是说如何通过H5获取Audio数据,重点是说这个过程中涉及的坑或者技术元素知识.直接上代码!

目录 想说的话... 样例_边沿检测计数器 代码讲解 仿真演示 拓展_自定义倒计时数和倒计时间隔 代码讲解 仿真演示 总结 实例_24秒倒计时器 想说的话... 本次实现的是一个24秒倒计时器,功能顾名思义,进行一个24秒的倒计时操作,本文先给出一个简单样例,并结合仿真验证功能,再对样例进行拓展,成为一个可以被调用的模块. 本文未涉及显示模块. 样例_边沿检测计数器 代码讲解 首先给出样例代码. module CntDwn (input CK//Clock ,output[4:0]CD//Cou

总所周知,FPGA极其不擅长复杂算法的运算,但是如果项目中又涉及一些高级算法的实现,在没有可封装IP核调用的形式下,我们应该如何进行程序开发呢?今夕已经是2020年,我们一味依赖于用verilog写代码无异于用汇编写程序,这种方式无异于古时钻木取火的原始时代.如今用Matlab联调FPGA,基于simulink的Hdl Coder模块搭建算法模型,再自动生成代码才是高阶有效的终极玩法.尤其在一些信号处理领域,掌握Matlab联调FPGA的技术更是必备技能. 下面以卡尔曼滤波为例,具体讲述如何基于

引子:ModelSim是HDL仿真软件,Debussy是波形查看软件:搭配使用,相当爽.此处所谓快速查看前仿真波形仅为抛砖引玉,大家不要拘泥于此.两款软件的功能都很强大,请自行研究. 注:本篇博文的软件环境为:Debussy 5.3v9 + Modelsim SE 6.5 配置篇 1 安装.和谐软件.略. 2 拷贝文件..\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll至文件夹..\modeltech_6.5\win32. 3 取消文件.

偶然在 QQ 群里看到一个大佬发的 Modelsim 波形显示字符,闲着没事拿来玩玩,并将改良过程也整理一下. 一.字符点阵产生 软件采用 PCtoLCD2002,打开后不需要设置,直接打字然后点击[生成字模],然后复制产生的字模. 二.字模调整 复制之后的字模如下所示: 将字模中的提示信息.标点符号.注释都删除.并且将相邻两个数据调整为一个数据,并将调整后的所有数据调整为一列,如下所示: 调整完后将该文件重命名并修改后缀为[char.hex],供后面 Verilog 读取该文件. 三.代码设计

sim.do文件 quit -sim set PATH1 D:/Program/modelsim/vivado_lib set PATH2 D:/Program/Vivado/Vivado/2014.4/data/verilog/src vlib work vmap work $PATH1/simprims_ver vlog $PATH2/glbl.v vlog +acc -work work -f ../src/verilog.f ##vcom +acc -work work -f ../sr

在使用Verilog编写有限状态机等逻辑的时候,状态机的各个状态通常以参数表示(如IDLE等).当使用ModelSim仿真的时候,状态机变量在wave窗口中以二进制编码的形式显示,如下面所示,这种显示形式不是很直观,但我们可以使用ModelSim提供的命令将状态机变量以“文本”形式的参数名显示,从而有利于调试. 下面以一个实例来说明. 代码来源:http://www.cnblogs.com/oomusou/archive/2011/06/05/fsm_coding_style.html 源文件: